恒生電子-FPGA筆試題

恒生電子FPGA筆試題1.GSM信號(hào)的一個(gè)載波的帶寬是（）A:6OOKB:1.S2MC:200KD:3.84M2.以下屬于xilinxe的集成開發(fā)軟件的是（）A:quartusiiB:vivadoc:diamondD:modelsim3.以下對(duì)FIR和IIR慮波器特性的論述中不正確的是()A:FIR濾波器主要采用遞歸結(jié)構(gòu)B:工IR慮波器不易做到線性相位C:FIR慮波器總是穩(wěn)定的D:工IR慮波器主要用來設(shè)計(jì)規(guī)格化的頻率特性為分段常數(shù)的標(biāo)準(zhǔn)濾波器4.在H=32的基2時(shí)間抽取法FFT運(yùn)算流圖中，從x血n)到X0k)需0級(jí)蝶形運(yùn)算A:4B:5C:6D:35.若數(shù)字濾波器的單位脈沖響應(yīng)h(n）是對(duì)稱的·長度為K，則它的對(duì)稱中心是ОA:N/2B:(N-1)12C:(H/2)-1D:不確定6.下列哪個(gè)流程是正確的基于DA軟件的FPGA{CPLD設(shè)計(jì)流程A:原理圖/HDL文本輸入→功能仿真→綜合→適配fitter→編程下載→硬件測(cè)式B:原理圖/HL文本輸入→適配fitter→綜合→功能仿真→編程下載→硬件測(cè)試c:原理圖/HDL文本輸入→功能仿真→綜合→編程下載→適配fitter→硬件測(cè)試D:原理圖/HL文本輸入→功能仿真→適配fitter→編程下載→綜合→硬件測(cè)試7.在代碼設(shè)計(jì)完成后，應(yīng)該首先對(duì)設(shè)計(jì)文件進(jìn)行A:綜合B:時(shí)序仿真c:功能仿真D:加入到工程中Fitter8.綜合是EDA設(shè)計(jì)流程的關(guān)鍵步驟，綜合就是把抽象設(shè)計(jì)層次中的一種表示轉(zhuǎn)化成另一種表示的過程﹔在下面對(duì)綜合的描述中，（）是錯(cuò)誤的A∶綜合就是將電路的高級(jí)語言轉(zhuǎn)化成低級(jí)的?？膳cFPGA/CPLI的基本結(jié)構(gòu)相映射的網(wǎng)表文件B:為實(shí)現(xiàn)系統(tǒng)的速度、面積﹑性能的要求，需要對(duì)綜合加以約束，稱為綜合約束C:綜合可理解為s將軟件描述與給定的硬件結(jié)構(gòu)用電路網(wǎng)表文件表示的映射過程，并且這種映射關(guān)系不是唯一的D:綜合是純軟件的轉(zhuǎn)換過程，與器件硬件結(jié)構(gòu)無關(guān)9.在QuartusII中執(zhí)行下列哪個(gè)命令，可以檢查設(shè)計(jì)電路錯(cuò)誤（A:CreateDefaultSymbolB:Compiler---編譯c:Simulator---時(shí)序仿真D:TimingAnalyzer---時(shí)序分析10.FPGA設(shè)計(jì)優(yōu)化，主要考慮提高資源利用率減少功耗〈即面積優(yōu)化〉，和提高