實(shí)驗(yàn)二2輸入邏輯門(mén)的設(shè)計(jì)與實(shí)現(xiàn)

實(shí)驗(yàn)二 2輸入邏輯門(mén)的設(shè)計(jì)與實(shí)現(xiàn)實(shí)驗(yàn)?zāi)康?.使用ISE軟件設(shè)計(jì)并仿真；學(xué)會(huì)程序下載。實(shí)驗(yàn)內(nèi)容使用ISE軟件進(jìn)行簡(jiǎn)單的2輸入邏輯門(mén)的設(shè)計(jì)與實(shí)現(xiàn)。實(shí)驗(yàn)步驟編寫(xiě)文本文件并編譯軟件仿真進(jìn)行硬件配置實(shí)驗(yàn)原理ISE軟件是一個(gè)支持?jǐn)?shù)字系統(tǒng)設(shè)計(jì)的開(kāi)發(fā)平臺(tái)。用ISE軟件進(jìn)行設(shè)計(jì)開(kāi)發(fā)時(shí)基于相應(yīng)器件型號(hào)的。注意：軟件設(shè)計(jì)時(shí)選擇的器件型號(hào)是與實(shí)際下載板上的器件型號(hào)相同。圖2-1所示電路包含6個(gè)不同的邏輯門(mén)，本實(shí)驗(yàn)中用Verilog語(yǔ)句來(lái)描述。ab圖2-12輸入邏輯門(mén)電路新建工程雙擊桌面上“ISEDesignSuite14.7”圖標(biāo)，啟動(dòng)ISE軟件(也可從開(kāi)始菜單啟動(dòng))。每次打開(kāi)ISE都會(huì)默認(rèn)恢復(fù)到最近使用過(guò)的工程界面。當(dāng)?shù)谝淮问褂脮r(shí)，由于還沒(méi)有歷史工程記錄，所以工程管理區(qū)顯示空白。選擇FileNew--Project選項(xiàng)，在彈出的對(duì)話框中輸入工程名稱(chēng)并指定工程路徑，如圖2-2所示。

網(wǎng)NewProjectWizardCreateNewProjectSpe>zi￡yproje>:t1>:>>2ation:aridt_ype.Spe>zi￡yproje>:t1>:>>2ation:aridt_ype.Selecttheoftop-leveleourcefortheprojectTop-leveleetype:HIiLMoreInfoNextCancelMoreInfoNextCancel圖2-2點(diǎn)擊Next按鈕進(jìn)入下一頁(yè)，選擇所使用的芯片及綜合、仿真工具。計(jì)算機(jī)上安裝的所有用于仿真和綜合的第三方EDA工具都可以在下拉菜單中找到，如圖2-3所示。在圖中我們選用了Spartan6XC6SLX16芯片，采用CSG324封裝，這是NEXYS3開(kāi)發(fā)板所用的芯片。另外，我們選擇Verilog作為默認(rèn)的硬件描述語(yǔ)言。再點(diǎn)擊Next按鈕進(jìn)入下一頁(yè)，這里顯示了新建工程的信息，確認(rèn)無(wú)誤后，點(diǎn)擊Finish就可以建立一個(gè)完整的工程了，如圖2-4所示。NewProjectWizardProjectSettingsMoreInfoNextC&ilchISpecifydevice：aiidprojectpropertiee.MoreInfoNextC&ilchISpecifydevice：aiidprojectpropertiee.Selectthedevice：aiiddesign￡1owfortheprojectNewProjectWizardProjectSummaryFrojectNavigatorwillcreateanewprojectwiththefollowingspecifications.Project:ProjectName:gates2ProjectPath:E:\program\gates2WorkingDirectory:E:\prograra\gates2Description:TopLevelSourceType:HDLDevice:DeviceFamily:SpartanfiDevice: xc6s1x16Package: csg324Speed: -3SynthesisTool:XST(VHDL/Verilog}Simulator:ISim(VHDL/Verilog)PreferredLanguage:VerilogPropertySpecificationinProjectFile:StoreallvaluesManualCompileOrder:falseVHDLSourceAnalysisStandard:VHDL-93MessageFiltering:disabledMoreInfo FinishCancel圖2-4設(shè)計(jì)輸入和代碼仿真在工程管理區(qū)任意位置單擊鼠標(biāo)右鍵，在彈出的菜單中選擇NewSource命令，會(huì)彈出如圖2-5所示的新建源代碼對(duì)話框，對(duì)于邏輯設(shè)計(jì)，最常用的輸入方式就是HDL代碼輸入法(VerilogModule、VHDLModule)、狀態(tài)機(jī)輸入法(StateDiagram)和原理圖輸入法(Schematic)。這里我們選擇VerilogModule輸入，并輸入Verilog文件名。圖2-5單擊Next按鈕進(jìn)入端口定義對(duì)話框，如圖2-6所示。其中ModuleName欄用于輸入模塊名，這里是gates2，下面的列表框用于端口的定義。PortName表示端

口名稱(chēng)，Direction表示端口方向（可選擇為input、output或inout）,MSB表示信號(hào)最高位，LSB表示信號(hào)最低位，對(duì)于單信號(hào)的MSB和LSB不用填寫(xiě)。當(dāng)然，端口定義這一步我們也可以略過(guò)，在源程序中再行添加。NewSourceWizardDefineModuleSpecifyporisformodule.Hodillen：aiTiePortName DirectionBus MSB LSB三input0inputEinputEinputE1inputHinputBinputBinputBuinput▼Binput▼nMoreInfoNeKtCancel圖2-6定義了模塊的端口后，單擊Next進(jìn)入下一步，點(diǎn)擊Finish完成創(chuàng)建。這樣，ISE就會(huì)自動(dòng)創(chuàng)建一個(gè)Verilog模塊的模板，并且在源代碼編輯區(qū)打開(kāi)。簡(jiǎn)單的注釋、模塊和端口定義已經(jīng)自動(dòng)生成，接下來(lái)的工作就是將代碼編寫(xiě)完整，如圖2-7所示。圖2-7輸入代碼后，我們還需要對(duì)模塊進(jìn)行測(cè)試。在工程管理區(qū)將view設(shè)置為Simulation，在任意位置單擊鼠標(biāo)右鍵，并在彈出的菜單中選擇NewSource，在類(lèi)型中選擇VerilogTestFixture，輸入測(cè)試文件名，單擊下一步。這時(shí)所有工程中的模塊名都會(huì)顯示出來(lái)，我們選擇要進(jìn)行測(cè)試的模塊，如gates2模塊。點(diǎn)擊Next,再單擊Finish按鈕，ISE會(huì)在源代碼編輯區(qū)自動(dòng)生成測(cè)試模塊的代碼，如圖2-8所示。我們看到，ISE已經(jīng)自動(dòng)生成了基本的信號(hào)并對(duì)被測(cè)模塊做了例化。我們的工作就是在initial?end塊中的“//Addstimulushere”后面添加測(cè)試向量。圖2-8對(duì)gates2模塊，我們可以添加如下所示的測(cè)試代碼。#200a<=0;b<=0;#200a<=0;b<=1;#200a<=1;b<=0;#200a<=1;b<=1;完成測(cè)試文件編輯后，確認(rèn)工程管理區(qū)中view選項(xiàng)設(shè)置為Simulation，這時(shí)在過(guò)程管理區(qū)會(huì)顯示與仿真有關(guān)的進(jìn)程，如圖2-9中Processes欄所示。右鍵單擊其中的SimulateBehavioralModel項(xiàng)，選擇彈出菜單中的ProcessProperties項(xiàng)，會(huì)彈出如圖2-10所示的屬性設(shè)置對(duì)話框，其中SimulationRunTime就是仿真時(shí)間的設(shè)置，可將其修改為任意時(shí)長(zhǎng)。Processes:gates_tb白??箏 ISimSimulatorCJBehavioralCheckSyntaxSimulateBehavioralModel圖2-10仿真參數(shù)設(shè)置完后，就可以進(jìn)行仿真。首先在工程管理區(qū)選中測(cè)試代碼，然后在過(guò)程管理區(qū)雙擊SimulateBehavioralModel，ISE將啟動(dòng)ISESimulator，可以得到仿真結(jié)果，如圖2-11所示。圖2-11（3）綜合與實(shí)現(xiàn)所謂綜合，就是將HDL語(yǔ)言、原理圖等設(shè)計(jì)輸入翻譯成由與、或、非門(mén)和RAM、觸發(fā)器等基本邏輯單元的邏輯連接（網(wǎng)表），并根據(jù)目標(biāo)和要求（約束條件）優(yōu)化所生成的邏輯連接。完成了輸入和仿真后就可以進(jìn)行綜合。在工程管理區(qū)的view中選擇Implementation，然后在過(guò)程管理區(qū)雙擊Synthesize-XST，就可以開(kāi)始綜合過(guò)程，如圖2-12所示。Processes:gates2擔(dān) DesignSummary/Reports田爹 DesignUtilities田 律 UserConstraints田°。Synthesize-XST? ImpleinentDesignO GenerateProgrammingFile田手 ConfigureTargetDevice卷11 AnalyzeDesignUsingChipScope圖2-12另外，要實(shí)現(xiàn)設(shè)計(jì)，還需要為模塊中的輸入輸出信號(hào)添加管腳約束，這就需要在工程中添加UCF文件。在工程管理區(qū)單擊鼠標(biāo)右鍵，點(diǎn)擊NewSource，選擇

Implementation-ConstraintsFile，出現(xiàn)一個(gè)空白的約束文件，我們就可以為設(shè)計(jì)添加各種約束。綜合可能有3種結(jié)果：如果綜合后完全正確，則在Synthesize-XST前面有一個(gè)打勾的小圓圈；如果有警告，則出現(xiàn)一個(gè)帶感嘆號(hào)的黃色小圓圈；如果有錯(cuò)誤，則出現(xiàn)一個(gè)帶叉的紅色小圓圈。如果綜合步驟沒(méi)有語(yǔ)法錯(cuò)誤，XST能夠給出初步的資源消耗情況，點(diǎn)擊DesignSummary，即可查看，如圖2-13所示。ProjectStatus(10/05/2011-11:55:28)FrojectFile:xiseParserErrors:KoErrorsModuleMaine:ImplententailonState：S^TithesizedTargetDevice:芯c6sIm16~3csg324?Errors：HoErrorsProductVersion：ISE12.3?Warnings:HoWiaiTiingsDezignGoal：Balant:ed?RoutingResults：DesignStrategy：Xilim:Dmfault〔.iinlgk:配〕?TimingConstraints：Enviromnent:如Hem腿ttirM?FinalliningScore：DeviceUtilizationSummary(estimatedvalues)LogicUtilizationUsedAvailableUtilizationITuiriberofSliceLlfTs691120%HijiTiberoffullyusedLl-T-FFpaire060%ITijiriberofbondedIOBe82323%DetailedReportsIzlReportMaineStatusGeneratedErrorsWarningsInfos京制捉mim職口nrtCijitent周三十月511:55:282011000Tr:aiislationReportMapKeportPlace:aridRouteReportPowerFieport圖2-13綜合完成后，下一個(gè)步驟就是實(shí)現(xiàn)(Implementation)。所謂實(shí)現(xiàn)，是指將綜合輸出的邏輯網(wǎng)表翻譯成所選器件的底層模塊和硬件原語(yǔ)，將設(shè)計(jì)映射到器件結(jié)構(gòu)上，進(jìn)行布局布線，達(dá)到在選定器件上實(shí)現(xiàn)設(shè)計(jì)的目的。實(shí)現(xiàn)主要分為3個(gè)步驟：翻譯(Translate)邏輯網(wǎng)表、映射(Map)到器件單元與布局布線(place&Route)。在ISE中，執(zhí)行實(shí)現(xiàn)過(guò)程，會(huì)自動(dòng)執(zhí)行翻譯、映射和布局布線過(guò)程：也可單獨(dú)執(zhí)行。在過(guò)程管理區(qū)雙擊ImplementationDesign選項(xiàng)，就可以自動(dòng)完成實(shí)現(xiàn)的3個(gè)步驟，如圖2-14所示。如果設(shè)計(jì)沒(méi)有經(jīng)過(guò)綜合，就會(huì)啟動(dòng)XST完成綜合，在綜合后完成實(shí)現(xiàn)過(guò)程。經(jīng)過(guò)實(shí)現(xiàn)后能夠得到精確的資源占用情況。在DesignSummary即可看到具體的資源占用情況。Processes:gates2,田爹 DesignUtilities -國(guó)爹 UserConstraints田0。Synthesize-XST白?QUImplementDesignL0O0translate0Map田PlaceSiRouteGenerateProgrammingFile田L(fēng)?ConfigureTargetDevice圖2-14器件配置硬件配置是FPGA開(kāi)發(fā)最關(guān)鍵的一步，只有將HDL代碼下載到FPGA芯片中，才能進(jìn)行調(diào)試并最終實(shí)現(xiàn)相應(yīng)的功能。首先我們必須生成能下載到硬件中的二進(jìn)制比特文件。雙擊圖2-15所示過(guò)程管理區(qū)的GenerateProgrammingFile,ISE就會(huì)為設(shè)計(jì)生成相應(yīng)的二進(jìn)制比特文件。Processes;笆DesignSummary/ReportsI田爹 DesignUtilities0凈f UserConstraints0C）。Synthesize-XST0CImpieinentDesignCenerateProgrammingFile0密Ccnfigur?TargetDeviceAnalyzeDesignUsingChipSco-pe圖2-15然后利用USB-MiniUSB纜線，來(lái)為開(kāi)發(fā)板提供電源和數(shù)據(jù)下載。我們只需上網(wǎng)下載免費(fèi)的DigilentAdept軟件，即可快速實(shí)現(xiàn)Nexys3開(kāi)發(fā)板上FPGA的配置。用USB-MiniUSB纜線連接開(kāi)發(fā)板和PC，打開(kāi)開(kāi)發(fā)板的電源開(kāi)關(guān)，然后啟動(dòng)DigilentAdept軟件。