6 計(jì)數(shù)器與序列檢測(cè)器仿真實(shí)驗(yàn)報(bào)告

PAGEPAGE4實(shí)驗(yàn)六計(jì)數(shù)器與序列檢測(cè)器的仿真一、實(shí)驗(yàn)內(nèi)容1．用VHDL語(yǔ)言設(shè)計(jì)一個(gè)按余3碼順序計(jì)數(shù)的計(jì)數(shù)器，并進(jìn)行仿真與分析；2．用VHDL語(yǔ)言設(shè)計(jì)一個(gè)“1101001”位串的序列檢測(cè)器，并仿真與分析。二、實(shí)驗(yàn)要求1．進(jìn)實(shí)驗(yàn)室前，請(qǐng)寫一份預(yù)習(xí)報(bào)告；進(jìn)實(shí)驗(yàn)室時(shí)經(jīng)指導(dǎo)老師檢查后，才可上機(jī)操作。2．預(yù)習(xí)報(bào)告內(nèi)容有:用VHDL語(yǔ)言編寫余3碼計(jì)數(shù)器程序；用VHDL語(yǔ)言編寫“1101001”序列檢測(cè)器程序。3．在文本編輯區(qū)使用VHDL硬件描述語(yǔ)言設(shè)計(jì)邏輯電路，再利用波形編輯區(qū)進(jìn)行邏輯功能仿真，以此驗(yàn)證電路的邏輯功能是否正確，最后在實(shí)驗(yàn)箱上進(jìn)行下載驗(yàn)證。4．實(shí)驗(yàn)結(jié)束前，由指導(dǎo)老師檢查了仿真波形和實(shí)驗(yàn)箱上的實(shí)驗(yàn)結(jié)果后方可離開。三、電路功能介紹1、計(jì)數(shù)器計(jì)數(shù)器：一般來(lái)說(shuō)，在狀態(tài)圖中包含有一個(gè)循環(huán)（見(jiàn)下圖）的任何時(shí)鐘時(shí)序電路都可稱為計(jì)數(shù)器。計(jì)數(shù)器的模是指在循環(huán)中的狀態(tài)個(gè)數(shù)。一個(gè)有m個(gè)狀態(tài)的計(jì)數(shù)器稱為模m計(jì)數(shù)器，有時(shí)也稱為m分頻計(jì)數(shù)器。如果一個(gè)計(jì)數(shù)器的模不是2的冪，就會(huì)有多余狀態(tài)，在正常工作時(shí)是不用這些狀態(tài)的。最常用的計(jì)數(shù)器可能就是n位二進(jìn)制計(jì)數(shù)器。這樣的計(jì)數(shù)器有n個(gè)觸發(fā)器及2n種狀態(tài)，這些狀態(tài)的循環(huán)順序是0,1,2,...,2n-1,0,1,...。其中，每一種狀態(tài)都被編碼成對(duì)應(yīng)的n位二進(jìn)制整數(shù)。行波計(jì)數(shù)器：當(dāng)某一位由1變到0，這一位就會(huì)向高位產(chǎn)生一個(gè)進(jìn)位，由低位到高位，每次傳送一位，如T觸發(fā)器。同步計(jì)數(shù)器：所有的觸發(fā)器都共用一個(gè)CLK信號(hào)，在經(jīng)過(guò)僅僅tTQ納秒的延遲后，所有的觸發(fā)器的輸出都同時(shí)變化，它包括兩種結(jié)構(gòu)：同步串行計(jì)數(shù)器和同步并行計(jì)數(shù)器。1．同步串行計(jì)數(shù)器：采用一個(gè)主計(jì)數(shù)使能信號(hào)CNTEN來(lái)實(shí)現(xiàn)控制。每一個(gè)T觸發(fā)器要發(fā)生翻轉(zhuǎn)的充要條件是CNTEN信號(hào)有效且所有的低階計(jì)數(shù)位都為1，同步n位二進(jìn)制計(jì)數(shù)器的每一位都可以用一定數(shù)量的邏輯元件來(lái)實(shí)現(xiàn)，它的缺點(diǎn)是組合型的使能信號(hào)由最低位到最高位串行傳送，如果時(shí)鐘周期太短的話，計(jì)數(shù)器LSB（最低位）的變化可能來(lái)不及傳送到MSB（最高位）。2．同步并行計(jì)數(shù)器：每一個(gè)EN輸入都用一個(gè)專門的與門來(lái)驅(qū)動(dòng)，這樣，CNTEN信號(hào)到達(dá)各個(gè)觸發(fā)器的EN輸入端只需要經(jīng)過(guò)一級(jí)邏輯電路，它是最快的二進(jìn)制計(jì)數(shù)器的結(jié)構(gòu)形式。 2．序列檢測(cè)器應(yīng)用狀態(tài)機(jī)的概念設(shè)計(jì)一個(gè)序列檢測(cè)器，以“1110010”序列檢測(cè)器的設(shè)計(jì)為例。該序列檢測(cè)器收到一組串行碼（1110010）后輸出檢測(cè)標(biāo)志為‘1’，否則為‘0’。

計(jì)數(shù)器VHDL語(yǔ)言實(shí)現(xiàn)libraryieee;useieee.std_logic_1164.all;useieee.std_logic_unsigned.all;entitycountisport(clk,clr,en:instd_logic;a:outstd_logic_vector(3downto0);cout:outstd_logic);endcount;architecturebhvofcountissignalb:std_logic_vector(3downto0);beginprocess(clk,clr,en,b)beginif(clr='1')thenb<="0011";elsif(clk'eventandclk='1')thenif(en='1')thenif(b<"1100")thenb<=b+1;elseb<="0011";endif;endif;endif;if(b="1100")thencout<='1';elsecout<='0';endif;a<=b;endprocess;endbhv;波形仿真邏輯圖二、序列檢測(cè)器1.VHDL實(shí)現(xiàn)libraryieee;useieee.std_logic_1164.all;entityxulieisport(clk,rst,d:instd_logic;z:outstd_logic);endxulie;architecturebhvofxulieistypestate_typeis(s0,s1,s2,s3,s4,s5,s6);--狀態(tài)定義signalstate:state_type;--狀態(tài)寄存器beginprocess(clk,rst)--次態(tài)設(shè)置beginifrst='1'thenstate<=s0;--異步重啟elsif(clk'eventandclk='1')thencasestateis--根據(jù)d判斷狀態(tài)轉(zhuǎn)移whens0=>ifd='1'thenstate<=s1;elsestate<=s0;endif;whens1=>ifd='1'thenstate<=s2;elsestate<=s0;endif;whens2=>ifd='0'thenstate<=s3;elsestate<=s2;endif;whens3=>ifd='1'thenstate<=s4;elsestate<=s0;endif;whens4=>ifd='0'thenstate<=s5;elsestate<=s2;endif;whens5=>ifd='0'thenstate<=s6;elsestate<=s1;endif;whens6=>ifd='1'thenstate<=s0;elsestate<=s0;endif;endcase;endif;endprocess;--輸出設(shè)置process(state,d)begincasestateiswhens6=>ifd='1'thenz<='1';--1101001檢測(cè)成功elsez<='0';endif;whenothers=>z<='0';endcase;endprocess;endbhv;2.仿真3.邏輯圖4.序列檢測(cè)器的Mealy機(jī)狀態(tài)表：現(xiàn)態(tài)（present_state）次態(tài)/輸出（next_state/cout）cin=0 cin=1S0S0/0S1/0S1S0/0S2/0S2S0/0S3/0S3