計(jì)算機(jī)組成原理實(shí)驗(yàn)儀的cache接口設(shè)計(jì)

計(jì)算機(jī)組成原理實(shí)驗(yàn)儀的cache接口設(shè)計(jì)

在傳統(tǒng)的計(jì)算機(jī)組成原理課程中，主儲(chǔ)存器的閱讀和擴(kuò)展實(shí)驗(yàn)通常只開放。而對(duì)于Cache的組成和工作過(guò)程,一般只著重于原理性的授課,然而由于Cache的地址映射較為抽象,學(xué)生在準(zhǔn)確理解上問(wèn)題較多,因此,設(shè)置Cache實(shí)驗(yàn)成為必要。在傳統(tǒng)計(jì)算機(jī)組成原理實(shí)驗(yàn)儀上,通過(guò)添加和改進(jìn)電路,可以開設(shè)Cache實(shí)驗(yàn)。論文就在添加了Cache后,如何實(shí)現(xiàn)主存與Cache的接口設(shè)計(jì)作了討論。1cache的添加實(shí)驗(yàn)所涉及的組成原理實(shí)驗(yàn)儀屬于開放式、單元化結(jié)構(gòu),這為開設(shè)Cache實(shí)驗(yàn)而進(jìn)行改進(jìn)提供可能性。實(shí)驗(yàn)儀包括很多獨(dú)立的單元(UNIT),單元之間可以通過(guò)排線相連。用于實(shí)驗(yàn)的主存儲(chǔ)器即是一個(gè)獨(dú)立的單元,主存容量為256×8位(一片6116構(gòu)成)。實(shí)驗(yàn)儀為8位機(jī)器,系統(tǒng)總線8位(B7～B0),數(shù)據(jù)總線(D7～D0)和地址總線(A7～A0)復(fù)用。總線上掛有一個(gè)存儲(chǔ)器地址寄存器MAR單元,用于從總線上接收和保存存儲(chǔ)器的8位地址,而存儲(chǔ)器的8位數(shù)據(jù)線則直接掛到總線。在添加了Cache后,系統(tǒng)結(jié)構(gòu)如圖1所示。圖中,存儲(chǔ)器與CPU交換一個(gè)數(shù)據(jù)的周期是四個(gè)時(shí)鐘周期T1～T4,而Cache與CPU交換一個(gè)數(shù)據(jù)的周期是兩個(gè)時(shí)鐘周期T1～T2。Cache容量16B,每行2B,采用2路組相聯(lián)地址映射,寫策略采用寫貫穿法(Write-through),替換算法采用LRU算法。MAR的地址同時(shí)提供給主存儲(chǔ)器單元和Cache,Cache的地址映射機(jī)構(gòu)則根據(jù)主存地址和CPU讀寫信號(hào)WE#,返回讀命中信號(hào)RH、讀不命中信號(hào)RNH、寫命中信號(hào)WH、寫不命中信號(hào)WNH,均為高電平有效。當(dāng)讀命中時(shí),由Cache將8位數(shù)據(jù)送總線;當(dāng)讀不命中時(shí),由主存將8位數(shù)據(jù)送總線,同時(shí),主存讀出的16位數(shù)據(jù)裝入Cache的行。當(dāng)寫命中時(shí),總線上的8位數(shù)據(jù)同時(shí)寫入主存和Cache(寫貫穿);當(dāng)寫不命中時(shí),只寫主存,不寫Cache。2基于cache的已發(fā)業(yè)務(wù)分析為增加主存與Cache之間的帶寬,實(shí)驗(yàn)在一片6116存儲(chǔ)器的基礎(chǔ)上,添加一片6116SRAM、兩個(gè)總線收發(fā)器和若干門電路,這些電路可以通過(guò)面包板搭建,也可以通過(guò)CPLD器件實(shí)現(xiàn),在此不做討論。圖2給出了主存儲(chǔ)器的結(jié)構(gòu)和接口電路。6116存儲(chǔ)器芯片共有11根地址線和8根數(shù)據(jù)線,但是由于實(shí)驗(yàn)儀的主存容量只有256×8位,因此我們將兩片6116進(jìn)行位并聯(lián)連接,形成128×16位的主存格局。為此,兩片6116只使用7根地址線,并接自外部地址線A7～A1(由MAR提供)。外部地址線A0用于生成兩個(gè)信號(hào):高字節(jié)使能BEH#和低字節(jié)使能BEL#,其邏輯表達(dá)式為:由圖上可以看出,BEH#和BEL#既參與兩片6116的片選譯碼,又決定了三態(tài)總線收發(fā)器的收發(fā)和開關(guān)。因此,兩片6116是以兩體交叉的編址方式來(lái)組織的。6116的片選信號(hào)CS#和寫使能信號(hào)WE#,分別由CPU的片選使能CE#和讀寫信號(hào)WE#引入,6116的高位地址線A10～A7和輸出使能OE#則接地。首先分析工作時(shí)的數(shù)據(jù)通路:(1)在Cache讀命中時(shí),直接從Cache的“字節(jié)數(shù)據(jù)”端口讀出8位數(shù)據(jù)到外部數(shù)據(jù)總線D7～D0(實(shí)驗(yàn)時(shí)連至系統(tǒng)總線B7～B0)。(2)當(dāng)Cache讀未命中時(shí),則從兩片6116讀出16位數(shù)據(jù),一面通過(guò)Cache的高低字節(jié)數(shù)據(jù)端口裝入Cache的某一行,另一面通過(guò)對(duì)應(yīng)的總線收發(fā)器輸出所要訪問(wèn)的8位數(shù)據(jù)到外部數(shù)據(jù)總線。(3)當(dāng)發(fā)生寫操作時(shí),由于采用寫貫穿策略,所以無(wú)論是否命中Cache,都要寫主存,因此,必須控制對(duì)應(yīng)的收發(fā)器,接收數(shù)據(jù)總線上要寫入的8位數(shù)據(jù)。同時(shí),為保證準(zhǔn)確寫入高字節(jié)(A0=1)或者低字節(jié)(A0=0),務(wù)必使得兩片6116中只有相應(yīng)的一片的片選有效。另外,當(dāng)Cache寫命中時(shí),還要通過(guò)Cache的“字節(jié)數(shù)據(jù)”端口向Cache寫入數(shù)據(jù)。由以上分析,可以得出兩片6116的片選CS1#和CS0#的真值表,如表1。由此推導(dǎo)出邏輯表達(dá)式:對(duì)于高低字節(jié)總線收發(fā)器,發(fā)送(相對(duì)于主存)控制端CDTOB1#(高字節(jié))、CDTOB0#(低字節(jié))只在Cache讀操作不命中時(shí)有效,其真值表如表2所示。對(duì)照真值表,控制信號(hào)CDTOB1#、CDTOB0#的邏輯表達(dá)式為:相對(duì)于發(fā)送控制而言,接收控制端CBTOD1#、CBTOD0#則在寫操作時(shí)有效,而無(wú)論Cache是否命中。其真值表如表3所示。同理,得出控制信號(hào)CBTOD1#、CBTOD0#的邏輯表達(dá)式為:在這里,總線收發(fā)器可以采用某種雙向三態(tài)緩沖器,例如74LS245等等,此時(shí)要根據(jù)芯片的具體情況,相應(yīng)的控制信號(hào)可以直接由CDTOB1#、CDTOB0#、CBTOD1#、CBTOD0#通過(guò)組合電路產(chǎn)生,在此不再贅述。3監(jiān)控主機(jī)的平均速度分析為配合Cache的設(shè)置,對(duì)主存進(jìn)行上述的改造和接口設(shè)計(jì)之后,使得Cache能夠在讀訪問(wèn)不命中時(shí),以原來(lái)2倍的數(shù)據(jù)總線寬度與存儲(chǔ)器交換數(shù)據(jù)。因此,在保證Cache自身的高速訪問(wèn)的基礎(chǔ)上,又進(jìn)一步提高了CPU訪問(wèn)主存的平均訪問(wèn)速度。本文以體現(xiàn)程序訪問(wèn)的局部性原理的循環(huán)程序?yàn)槔?分析CPU訪問(wèn)主存的平均速度。設(shè)時(shí)鐘周期的寬度為T,CPU的循環(huán)程序順序訪問(wèn)主存的m個(gè)連續(xù)地址單元,循環(huán)執(zhí)行n遍,若m=10,n=5,則:(1)當(dāng)系統(tǒng)不設(shè)置Cache時(shí),CPU訪問(wèn)的總時(shí)間(2)當(dāng)系統(tǒng)設(shè)置Cache后,CPU訪問(wèn)的總時(shí)間(3)當(dāng)系統(tǒng)設(shè)置Cache并對(duì)主存作以上改進(jìn)后,CPU訪問(wèn)的總時(shí)間表4列出了m和n發(fā)生變化時(shí),三