利用Multisim的同步十進制計數(shù)器的仿真試驗

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18421BCD碼同步十進制加法計數(shù)器

圖1為由4個JK觸發(fā)器組成的8421BCD碼同步十進制加法計數(shù)器電路，仿真開始，首先用清0開關將計數(shù)器設置為0000狀態(tài)，然后在計數(shù)脈沖信號CP的作用下，計數(shù)器的狀態(tài)按8421BCD碼數(shù)的規(guī)律依次遞增，當計數(shù)器的狀態(tài)變?yōu)?001時，再輸入一個計數(shù)脈沖，這時計數(shù)器返回到初始的0000狀態(tài)，同時向高位輸出一個高電平的進位信號。

圖18421BCD碼同步十進制加法計數(shù)器

2集成同步十進制加法計數(shù)器74LS160和74LS1621．74LS160的規(guī)律功能仿真

圖2為74LS160的規(guī)律功能仿真電路，圖中LOAD為同步置數(shù)控制端，CLR為異步置0控制端，ENT和ENP為計數(shù)控制端，D、C、B、A為并行數(shù)據(jù)輸入端，

QD、QC、QB、QA為輸出端，RCO為進位輸出端。

1)異步置0功能：當CLR端為低電平日，不管有無時鐘脈沖CP和其它信號輸入，計數(shù)器置0，即QDQCQBQA?0000。

2)同步并行置數(shù)功能：當CLR?1，LOAD?0時，在輸入計數(shù)脈沖CP的作用下，并行數(shù)據(jù)DCBA被置入計數(shù)器，即QDQCQBQA?DCBA，本仿真電路中并行置數(shù)僅為0000和1111兩種。

CLK端輸入計數(shù)脈沖CP時，3)計數(shù)功能：當LOAD?CLR?ENT?ENP?1，

計數(shù)器按8421BCD的規(guī)律進行十進制加法計數(shù)。

4)保持功能：當LOAD?CLR?1，且ENT和ENP中有0時，則計數(shù)器保持原來的狀態(tài)不變。

圖274LS160規(guī)律功能仿真電路

2．利用74LS160的“異步置0〞獲得N進制計數(shù)器

由74LS160設有“異步置0〞控制端CLR，可以采用“反饋復位法〞，使復位輸入端CLR為0，迫使正在計數(shù)的計數(shù)器跳過無效狀態(tài)，實現(xiàn)所需要進制的計數(shù)器。

圖3為用74LS160的“異步置0〞功能獲得的七進制計數(shù)器電路，設計數(shù)器從QDQCQBQA?0000狀態(tài)開始計數(shù)，“7〞的二進制代碼為0111，反饋歸零函數(shù)

CLR?QCQBQA，根據(jù)該函數(shù)式用3輸入與非門將它們連接起來。

圖374LS160利用“異步置0〞構成七進制計數(shù)器

3．利用74LS160的“同步置數(shù)〞功能獲得七進制計數(shù)器

圖474LS160利用“同步置數(shù)〞構成七進制計數(shù)器

74LS160設置有“同步置數(shù)〞控制端，利用它也可以實現(xiàn)七進制計數(shù)，設計數(shù)從QDQCQBQA?0000狀態(tài)開始，由于采用反饋置數(shù)法獲得七進制計數(shù)器，因此應取同步輸入端DBCA?0000，“7〞的二進制代碼為S7?1?S6?0110，故反饋置數(shù)函數(shù)為LOAD?QCQB，用2輸入與非門把QC、QB和LOAD端連接起來，構成七進制計數(shù)器，如圖4所示。

3集成同步十進制加、減法計數(shù)器74LS190的仿真

圖5所示為集成同步十進制加、減法計數(shù)器74LS190的規(guī)律功能仿真電路。

LOAD為異步置數(shù)控制端，CTEN為計數(shù)控制端，D、C、A、B為并行數(shù)據(jù)輸入

端，QD、QC、QB、QA為輸出端，U/D為加減計數(shù)方式控制端。MAX/MIN為進步輸出/借位輸出端。

1．異步并行置數(shù)功能

當LOAD?0時，不管有無時鐘脈沖和其它信號輸入，并行輸入的數(shù)據(jù)DCBA被置入計數(shù)器相應的觸發(fā)器中，即QDQCQBQA?DCBA，本仿真電路中，并行輸入數(shù)據(jù)只有0000和1111兩種。

2．計數(shù)功能

LOAD?1時，U/D?0，CTEN?0，在CP脈沖上升沿作用下，計數(shù)器按

8421BCD碼進行十進制加法計數(shù)，如這時將U/D變?yōu)?，則變?yōu)槭M制