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基于FPGA的高速數(shù)字隔離型串行ADC片的高速串行隔離型ADC。該數(shù)字隔離型ADC頻帶寬，延時(shí)小，穩(wěn)定性高并且電路結(jié)構(gòu)簡(jiǎn)單。利用FPGA如圖(1)所示為基于RCFPGA回到FPAG。通過(guò)這個(gè)高速隔離型ADC，即圖(1)中虛線(xiàn)框中的部分，實(shí)時(shí)采樣跟蹤電壓波形，根據(jù)特定的跟蹤控制算法產(chǎn)生相應(yīng)的SPWM10KHz,10％，按照香農(nóng)定理ADC時(shí)，采用串行ADCI／O路結(jié)構(gòu)簡(jiǎn)單可靠性高。隔離芯片采用ISO721D，其傳輸帶寬可達(dá)150MHz。本論文主要研究高速隔離型ADC的實(shí)現(xiàn)方案，即圖(1)中虛線(xiàn)框內(nèi)的部分。此部分原理示意圖如圖(2)所示。圖中由FPGAClk1和Sta1。Clk1ClkADCMax107224MHz。Sta1經(jīng)過(guò)隔離芯片輸出信號(hào)Sta作為ADC的啟動(dòng)控制信號(hào)其頻率為FPGAB的下降沿啟動(dòng)ADC，t0～t1ADCClk生數(shù)字量的下一位，在每個(gè)DclkLSBS1S03Clk，再進(jìn)行下一圖(4)為利用FPGAADC的軟核原理描述圖。FPGA24MHzClk,信號(hào)經(jīng)過(guò)隔離芯片即為圖(3)中的信號(hào)A，此信號(hào)直接輸出作為Max1072Clk1B。Sta13Clk113Clk1。所以Sta11.5MHz，12.5％。由Sta113存器將串行數(shù)據(jù)轉(zhuǎn)換成為并行數(shù)據(jù)鎖存在輸出端供FPAG如圖(5)所示，為FPGAMax1072的時(shí)序?qū)嶒?yàn)波形圖參考基準(zhǔn)電壓為2.5V。圖中信號(hào)Sta，Clk，Dclk分別對(duì)應(yīng)圖(3)中信號(hào)A，B，D。從實(shí)驗(yàn)結(jié)果可圖(6)為隔離前后兩路信號(hào)的比較情況。波形S為輸入模擬信號(hào)，頻率為DAC(6)中波形P?？梢?jiàn)數(shù)字隔離型ADC通過(guò)實(shí)驗(yàn)驗(yàn)證了本文設(shè)計(jì)的

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