EDA試題題庫(kù)及參考答案

一、選擇題：（20分）大規(guī)?？删幊唐骷饕蠪PGA、CPLD兩類，下列對(duì)CPLD結(jié)構(gòu)與工作原理的描述中，正確的是：___D__ A.CPLD是基于查找表結(jié)構(gòu)的可編程邏輯器件 B.CPLD即是現(xiàn)場(chǎng)可編程邏輯器件的英文簡(jiǎn)稱 C.早期的CPLD是從FPGA的結(jié)構(gòu)擴(kuò)展而來(lái) D.在Xilinx公司生產(chǎn)的器件中，XC9500系列屬CPLD結(jié)構(gòu)基于VHDL設(shè)計(jì)的仿真包括有①門級(jí)時(shí)序仿真、②行為仿真、③功能仿真和④前端功能仿真這四種，按照自頂向下的設(shè)計(jì)流程，其先后順序應(yīng)該是：_________D A．①②③④ B.②①④③ C．④③②① D．②④③①下面對(duì)利用原理圖輸入設(shè)計(jì)方法進(jìn)行數(shù)字電路系統(tǒng)設(shè)計(jì)，哪一種說(shuō)法是正確的：__________BA．原理圖輸入設(shè)計(jì)方法直觀便捷，很適合完成較大規(guī)模的電路系統(tǒng)設(shè)計(jì)B．原理圖輸入設(shè)計(jì)方法多用于較規(guī)范、規(guī)模不大的電路設(shè)計(jì)，和HDL代碼描述方法均可以被綜合，相得益彰C．原理圖輸入設(shè)計(jì)方法無(wú)法對(duì)電路進(jìn)行功能描述D．原理圖輸入設(shè)計(jì)方法不適合進(jìn)行層次化設(shè)計(jì)在VHDL語(yǔ)言中，下列對(duì)進(jìn)程（PROCESS）語(yǔ)句的語(yǔ)句結(jié)構(gòu)及語(yǔ)法規(guī)則的描述中，不正確的是：_______DA．PROCESS為一無(wú)限循環(huán)語(yǔ)句B．敏感信號(hào)發(fā)生更新時(shí)啟動(dòng)進(jìn)程，執(zhí)行完成后，等待下一次進(jìn)程啟動(dòng)C．當(dāng)前進(jìn)程中聲明的變量不可用于其他進(jìn)程D．進(jìn)程由說(shuō)明語(yǔ)句部分、并行語(yǔ)句部分和敏感信號(hào)參數(shù)表三部分組成對(duì)于信號(hào)和變量的說(shuō)法，哪一個(gè)是不正確的：_________A A．信號(hào)用于作為進(jìn)程中局部數(shù)據(jù)存儲(chǔ)單元 B．變量的賦值是立即完成的 C．信號(hào)在整個(gè)結(jié)構(gòu)體內(nèi)的任何地方都能適用 D．變量和信號(hào)的賦值符號(hào)不一樣進(jìn)程中的信號(hào)賦值語(yǔ)句，其信號(hào)更新是___C____。按順序完成；比變量更快完成；在進(jìn)程的最后完成；都不對(duì)。VHDL語(yǔ)言共支持四種常用庫(kù)，其中哪種庫(kù)是用戶的VHDL設(shè)計(jì)現(xiàn)行工作庫(kù)：_______D A．IEEE庫(kù) B．VITAL庫(kù) C．STD庫(kù) D．WORK工作庫(kù)VHDL語(yǔ)言是一種結(jié)構(gòu)化設(shè)計(jì)語(yǔ)言；一個(gè)設(shè)計(jì)實(shí)體（電路模塊）包括實(shí)體與結(jié)構(gòu)體兩部分，結(jié)構(gòu)體描述___________。B器件外部特性；器件的內(nèi)部功能；器件的綜合約束；器件外部特性與內(nèi)部功能。下列語(yǔ)句中，不屬于并行語(yǔ)句的是：_______B A．進(jìn)程語(yǔ)句 B．CASE語(yǔ)句 C．元件例化語(yǔ)句 D．WHEN…ELSE…語(yǔ)句10.下列標(biāo)識(shí)符中，__________是不合法的標(biāo)識(shí)符。BA.State0 B.9moon C.Not_Ack_0 D.signall二、EDA名詞解釋或者簡(jiǎn)述（10分）寫出下列縮寫的中文（或者英文）含義：ASIC 專用集成電路FPGA 現(xiàn)場(chǎng)可編程門陣列IP 知識(shí)產(chǎn)權(quán)核（軟件包）FSM 有限狀態(tài)機(jī)5.HDL 硬件描述語(yǔ)言6.簡(jiǎn)要解釋JTAG，指出JTAG的用途 JTAG，jointtestactiongroup，聯(lián)合測(cè)試行動(dòng)小組的簡(jiǎn)稱，又意指其提出的一種硬件測(cè)試標(biāo)準(zhǔn)，常用于器件測(cè)試、編程下載和配置等操作。三、VHDL程序填空：（20分）1.以下程序是一個(gè)BCD碼表示0～99計(jì)數(shù)器的VHDL描述，試補(bǔ)充完整。（10分）libraryieee;useieee.std_logic_1164.all;use____________________________________________;entitycnt100bis port( clk,rst,en:instd_logic; cq :outstd_logic_vector(7downto0); --計(jì)數(shù)輸出 cout:outstd_logic); --進(jìn)位輸出endentitycnt100b;______________________bhvofcnt100bisbegin process(clk,rst,en) ______________cqi:std_logic_vector(7downto0); begin ifrst='1'then cqi:=__________________; --計(jì)數(shù)器清零復(fù)位 else if___________________________________then --上升沿判斷 ifen='1'then ifcqi(3downto0)<"1001"then --比較低4位 ______________________; --計(jì)數(shù)加1 else ifcqi(7downto4)<"1001"then --比較高4位 cqi:=cqi+16; else cqi:=(others=>'0'); endif; __________________________; --低4位清零 endif; endif; ____________; endif; ifcqi=_______________then --判斷進(jìn)位輸出 cout<='1'; else cout<='0'; endif; __________________; endprocess;endarchitecturebhv;答案：libraryieee;useieee.std_logic_1164.all;use;entitycnt100bis port( clk,rst,en:instd_logic; cq :outstd_logic_vector(7downto0); --計(jì)數(shù)輸出 cout:outstd_logic); --進(jìn)位輸出endentitycnt100b;architecturebhvofcnt100bisbegin process(clk,rst,en) variablecqi:std_logic_vector(7downto0); begin ifrst='1'then cqi:=(others=>‘0’); --計(jì)數(shù)器清零 else ifclk’eventandclk=‘1’then ifen='1'then ifcqi(3downto0)<"1001"then --比較低4位 cqi:=cqi+1; --計(jì)數(shù)加1 else ifcqi(7downto4)<"1001"then --比較高4位 cqi:=cqi+16; else cqi:=(others=>'0'); endif; cqi(3downto0):=“0000”; endif; endif; endif; endif; ifcqi=“10011001”then cout<='1'; else cout<='0'; endif; cq<=cqi; endprocess;endarchitecturebhv;2.VHDL程序填空：（10分）下面程序是n輸入與門的VHDL描述，試補(bǔ)充完整。__________ieee;use_____________________.all;entityandnis ________(n:integer); --類屬參數(shù)聲明 port( a:instd_logic_vector(______downto0); c:outstd_logic);end;________________behavof________is --結(jié)構(gòu)體聲明begin process(____) _____________int:std_logic; --變量聲明 begin int:=_____; --變量賦初值 forIina'length–1downto0loop --循環(huán)判斷 ifa(i)='0'then int:='0'; endif; endloop; c<=________; --輸出判斷結(jié)果 endprocess;endbehav;答案：libraryieee.std_logic_1164genericn-1architectureandnavariable‘1int四、VHDL程序調(diào)試改錯(cuò)：（10分）一、仔細(xì)閱讀下列程序，回答問(wèn)題LIBRARYIEEE; --1USEIEEE.STD_LOGIC_1164.ALL; --2ENTITYMOORE1IS --3 PORT( DATAIN :INSTD_LOGIC_VECTOR(1DOWNTO0); --4 CLK,RST:INSTD_LOGIC; --5 Q :OUTSTD_LOGIC_VECTOR(3DOWNTO0)); --6ENDMOORE1; --7ARCHITECTUREBEHAVOFMOORE1IS --8 SIGNALST_TYPEIS(ST0,ST1,ST2,ST3,ST4); --9 SIGNALC_ST:ST_TYPE; --10BEGIN --11 PROCESS(CLK,RST) --12 BEGIN --13 IFRST='1'THENC_ST<=ST0;Q<="0000"; --14 ELSIFCLK'EVENTANDCLK='1'THEN --15 CASEC_STIS --16 WHENST0=>IFDATAIN="10"THENC_ST<=ST1; --17 ELSEC_ST<=ST0; --18 ENDIF; Q<="1001"; --19 WHENST1=>IFDATAIN="11"THENC_ST<=ST2; --20 ELSEC_ST<=ST1; --21 ENDIF; Q<="0101"; --22 WHENST2=>IFDATAIN="01"THENC_ST<=ST3; --23 ELSEC_ST<=ST0; --24 ENDIF; Q<="1100"; --25 WHENST3=>IFDATAIN="00"THENC_ST<=ST4; --26 ELSEC_ST<=ST2; --27 ENDIF; Q<="0010"; --28 WHENST4=>IFDATAIN="11"THENC_ST<=ST0; --29 ELSEC_ST<=ST3; --30 ENDIF; Q<="1001"; --31 ENDCASE; --32 ENDIF; --33 ENDPROCESS; --34ENDBEHAV; --351．在程序中存在兩處錯(cuò)誤，試指出，并說(shuō)明理由：在QuartusII中編譯時(shí)，其中一個(gè)提示的錯(cuò)誤為：Error(Line9):VHDLsyntaxerroratMOORE1.vhd(9)neartext"IS";expecting":",or","第9行，狀態(tài)機(jī)數(shù)據(jù)類型聲明錯(cuò)誤，關(guān)鍵字應(yīng)為TYPE第32行，case語(yǔ)句缺少whenothers處理異常狀態(tài)情況2．修改相應(yīng)行的程序（如果是缺少語(yǔ)句請(qǐng)指出大致的行數(shù)）：錯(cuò)誤1 行號(hào)：9程序改為：SIGNAL改為TYPE錯(cuò)誤2 行號(hào)：32程序改為：之前添加一句whenothers=>c_st<=st0;五、閱讀下列VHDL程序，說(shuō)出總體實(shí)現(xiàn)了什么功能，并對(duì)代碼進(jìn)行解釋。(10分)1.ENTITYmux21aISPORT(a,b,s:INBIT;y:OUTBIT);ENDENTITYmux21a;ARCHITECTUREoneOFmux21aISBEGINPROCESS(a,b,s)BEGINIFs='0'THENy<=a;ELSEy<=b;ENDIF;ENDPROCESS;ENDARCHITECTUREone2.LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;ENTITYTRISIS PORT( CONTROL:INSTD_LOGIC; INN :INSTD_LOGIC; Q :INOUTSTD_LOGIC; Y :OUTSTD_LOGIC);ENDTRIS;ARCHITECTUREONEOFTRISISBEGIN PROCESS(CONTROL,INN,Q) BEGIN IF(CONTROL='0')THEN Y<=Q; Q<='Z'; ELSE Q<=INN; Y<='Z'; ENDIF; ENDPROCESS;ENDONE;六、寫VHDL程序：（10分）1.設(shè)計(jì)10進(jìn)制加法計(jì)數(shù)器，要求含異步清0和同步時(shí)鐘使能。注意：時(shí)鐘信號(hào)命名為CLK，使能信號(hào)為EN，清零信號(hào)為RST，計(jì)數(shù)輸出為CQ。LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;USEIEEE.STD_LOGIC_UNSIGNED.ALL;ENTITYCNT10ISPORT(CLK,RST,EN:INSTD_LOGIC;CQ:OUTSTD_LOGIC_VECTOR(3DOWNTO0);COUT:OUTSTD_LOGIC);ENDCNT10;ARCHITECTUREbehavOFCNT10ISBEGINPROCESS(CLK,RST,EN)VARIABLECQI:STD_LOGIC_VECTOR(3DOWNTO0);BEGINIFRST='1'THENCQI:=(OTHERS=>'0');--計(jì)數(shù)器異步復(fù)位ELSIFCLK'EVENTANDCLK='1'THEN--檢測(cè)時(shí)鐘上升沿IFEN='1'THEN--檢測(cè)是否允許計(jì)數(shù)（同步使能）IFCQI<9THENCQI:=CQI+1;--允許計(jì)數(shù),檢測(cè)是否小于9ELSECQI:=(OTHERS=>'0');--大于9，計(jì)數(shù)值清零ENDIF;ENDIF;ENDIF;IFCQI=9THENCOUT<='1';--計(jì)數(shù)大于9，輸出進(jìn)位信號(hào)ELSECOUT<='0';ENDIF;CQ<=CQI;--將計(jì)數(shù)值向端口輸出ENDPROCESS;ENDbehav;2.試描述一個(gè)帶進(jìn)位輸入、輸出的8位全加器 端口：A、B為加數(shù)，CIN為進(jìn)位輸入，S為加和，COUT為進(jìn)位輸出LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;ENTITYADDER8IS PORT(A,B:INSTD_LOGIC_VECTOR(7DOWNTO0); CIN:INSTD_LOGIC; COUT:OUTSTD_LOGIC; S:OUTSTD_LOGIC_VECTOR(7DOWNTO0));ENDADDER8;ARCHITECTUREONEOFADDER8IS SIGNALTS:STD_LOGIC_VECTOR(8DOWNTO0);BEGIN TS<=(‘0’&A)+(‘0 S<=TS(7DOWNTO0); COUT<=TS(8);ENDONE;七、VHDL程序設(shè)計(jì)：（20分）設(shè)計(jì)一數(shù)據(jù)選擇器MUX,其系統(tǒng)模塊圖和功能表如下圖所示。試采用下面三種方式中的兩種來(lái)描述該數(shù)據(jù)選擇器MUX的結(jié)構(gòu)體。(a)用if語(yǔ)句。(b)用case語(yǔ)句。(c)用whenelse語(yǔ)句。Libraryieee;Useieee.std_logic_1164.all;Entitymymuxis Port( sel:instd_logic_vector(1downto0); --選擇信號(hào)輸入 Ain,Bin:instd_logic_vector(1downto0); --數(shù)據(jù)輸入 Cout:outstd_logic_vector(1downto0));Endmymux;ArchitectureoneofmymuxisBegin Process(sel,ain,bin) Begin Ifsel=“00” Elsifsel=“01” Elsifsel=“10” Elsecout<=notbin; Endif; Endprocess;Endone;ArchitecturetwoofmymuxisBegin Process(sel,ain,bin) Begin Caseselis when“00” when“01” when“10” whenothers=>cout<=notbin; Endcase; Endprocess;Endtwo;ArchitecturethreeofmymuxisBegin Cout<=ainandbinwhensel=“00” Ainxorbinwhensel=“01” Notainwhensel=“10”Endthree;設(shè)計(jì)一個(gè)7段數(shù)碼顯示譯碼器，并逐行進(jìn)行