VHDL與數(shù)字電路設(shè)計(jì)課件

數(shù)字系統(tǒng)與VHDL程式設(shè)計(jì)語(yǔ)言引例：VHDL原理：

VHDL語(yǔ)言非常高速硬體描述語(yǔ)言,也就是一種硬體(數(shù)字電路)設(shè)計(jì)語(yǔ)言.其最大特點(diǎn)是對(duì)電路的行為與結(jié)構(gòu)進(jìn)行高度抽象化規(guī)範(fàn)化，並對(duì)設(shè)計(jì)進(jìn)行模擬驗(yàn)證與綜合優(yōu)化，使分析和設(shè)計(jì)高度自動(dòng)化。

支持VHDL語(yǔ)言的軟體平臺(tái)Max+PlusII

由軟體設(shè)計(jì)到硬體實(shí)現(xiàn)之間的媒介CPLD/FPGA(可編程器件)在Max+PlusII編寫(xiě)VHDL程式存盤(pán)(檔案名為實(shí)體名,尾碼為.VHD)編譯

軟體仿真管腳安排下載

由軟體設(shè)計(jì)到硬體實(shí)現(xiàn)的流程

基本順序語(yǔ)句（1）Process語(yǔ)句（2）If-Else語(yǔ)句（3）Case-When語(yǔ)句（4）Null語(yǔ)句（5）Waituntil語(yǔ)句（6）變數(shù)賦值語(yǔ)句（7）For-Loop語(yǔ)句（8）過(guò)程調(diào)用語(yǔ)句

基本的並行語(yǔ)句（1）直接賦值語(yǔ)句（2）Process語(yǔ)句（3）When-Else（4）With-Select-When（5）元件例化語(yǔ)句（6）For-Generate常用數(shù)字電路回顧（1）編碼器

輸入信號(hào)輸出信號(hào)使能端口注：EN為1時(shí)編碼器工作舉例參看EWB輔助電路（2）解碼器

××

1111

解碼器VHDL與數(shù)字電路設(shè)計(jì)

引

言

VHDL簡(jiǎn)介

一、由來(lái)

VHDL是VeryHighspeedIntegratedCircuitHardwareDescriptionLanguage（非常高速積體電路硬體描述語(yǔ)言）的英文縮寫(xiě)。它是由美國(guó)國(guó)防部支持的一項(xiàng)研究計(jì)畫(huà)，於1983年創(chuàng)建，目的是以文字化方法描述電子電路與系統(tǒng)。至今VHDL約有40年的發(fā)展歷史，1987年，VHDL成為IEEE標(biāo)準(zhǔn)，即IEEE1076標(biāo)準(zhǔn)，1993年修改為IEEE1164標(biāo)準(zhǔn)，1996年，IEEE又將電路合成的標(biāo)準(zhǔn)程式與規(guī)格加入到VHDL語(yǔ)言中，稱為1076.3標(biāo)準(zhǔn)。之後，又有1076.4標(biāo)準(zhǔn)和1076.6標(biāo)準(zhǔn)。第一章

VHDL的程式結(jié)構(gòu)和軟體操作1-1VHDL程式的基本結(jié)構(gòu)

1-2軟體操作—Max+plusⅡ的操作

第一章

VHDL的程式結(jié)構(gòu)和軟體操作1-1VHDL程式的基本結(jié)構(gòu)

（1）LIBRARY和PACHAGE的聲明部分

作用：庫(kù)（Library）是用於存放預(yù)先編譯好的程式包（Package），程式包中定義了數(shù)據(jù)集合體、邏輯操作和元件等。主要是聲明在設(shè)計(jì)或?qū)嶓w中將用到的常數(shù)，數(shù)據(jù)類型，元件及副程式等。使用格式：LIBRARY庫(kù)名；

USE庫(kù)名.程式包名.All；

（2）ENTITY定義

作用：定義本設(shè)計(jì)的輸入/出端口，即定義電路的外觀，即I/O介面的類型和數(shù)量使用格式：

…

端口名

：端口模式

數(shù)據(jù)類型；)；ENTITY

實(shí)體名

IsEnd

實(shí)體名；

格式:Port(端口名

：端口模式數(shù)據(jù)類型；（3）ARCHITECTURE定義作用：定義實(shí)體的實(shí)現(xiàn)。即電路的具體描述，說(shuō)明電路執(zhí)行什麼動(dòng)作或?qū)崿F(xiàn)功能。

ARCHITECTURE

結(jié)構(gòu)體名

Of實(shí)體名

IsBegin

描述語(yǔ)句；

End

結(jié)構(gòu)體名；使用格式:在Max+plusⅡ系統(tǒng)中有4個(gè)庫(kù)能支持VHDL語(yǔ)言，它們分別是Std庫(kù)、IEEE庫(kù)、Altera庫(kù)和Lpm庫(kù)。Std庫(kù)和IEEE庫(kù)提供基本的邏輯運(yùn)算函數(shù)及數(shù)據(jù)類型轉(zhuǎn)換函數(shù)等。IEEE庫(kù)中的程式包std_logic_1164定義了std_logic和std_logic_vector等數(shù)據(jù)類型。舉例:設(shè)計(jì)一個(gè)與門(mén)電路邏輯符號(hào)真值表LibraryIEEE;Usestd.standard.all;Entityand2isPort(A：

inbit;

B：

inbit;

Y：outbit);Endand2;

--首先定義輸入輸出端口名字，模式（Mode），信號(hào)類型--注意最後語(yǔ)句的分號(hào)在括弧外實(shí)體定義:ArchitectureNaofand2isBeginY<=’0’whena=’0’andB=‘0’else’0’whenA=’1’andB=‘0’else’0’whenA=’0’andB=‘1’else‘1’;EndNa結(jié)構(gòu)體定義:端口模式有以下幾種類型：IN；OUT；INOUT；BUFFER。ArchitectureNbofand2isBeginc<=’1’whena=’1’andb=‘1’else

‘0’;EndNb;以上結(jié)構(gòu)體表達(dá)何種電路？一個(gè)實(shí)體可以有幾個(gè)結(jié)構(gòu)體，即結(jié)構(gòu)體的定義可以有不同的形式結(jié)論：1-2軟體操作—Max+plusⅡ的操作

1-2-1建立和編寫(xiě)一個(gè)VHDL語(yǔ)言的工程檔1-2-2VHDL程式的編譯

1-2-3VHDL語(yǔ)言程式的仿真

1-2-4晶片的時(shí)序分析1-2-5安排晶片腳位

1-2軟體操作—Max+plusⅡ的操作

1.Max+plusⅡ開(kāi)發(fā)工具是美國(guó)Altera公司自行設(shè)計(jì)的一種軟件工具，其全稱為MultipleArrayMatrixandProgrammableLogicUserSystem。它具有原理圖輸入和文本輸入（採(cǎi)用硬體描述語(yǔ)言）兩種輸入手段，利用該工具所配備的編輯、編譯、仿真、綜合、晶片編程等功能，將設(shè)計(jì)電路圖或電路描述程式變成基本的邏輯單元寫(xiě)入到可編程的晶片中（如FPGA晶片），作成ASIC晶片。它是EDA設(shè)計(jì)中不可缺少的一種工具。2.軟體安裝我們通過(guò)範(fàn)例介紹：利用Max+plusⅡ系統(tǒng)（1）如何編寫(xiě)VHDL程式（使用TextEditor）；（2）如何編譯VHDL程式（使用Compiler）；

（3）如何仿真驗(yàn)證VHDL程式（使用WaveformEditor，Simulator）；

（4）如何進(jìn)行晶片的時(shí)序分析（使用TimingAnalyzer）；

（5）如何安排晶片腳位（使用FloorplanEditor）；（6）如何下載程式至晶片（使用Programmer）。

1-2-1建立和編寫(xiě)一個(gè)VHDL語(yǔ)言的工程檔

首先啟動(dòng)Max+plusⅡ系統(tǒng)，啟動(dòng)後系統(tǒng)進(jìn)入主菜單畫(huà)面，在主菜單上有5個(gè)選項(xiàng)，分別是：Max+plusⅡ、File、Assign、Options和Help。（1）打開(kāi)文本編輯器；用滑鼠點(diǎn)擊File選項(xiàng)，點(diǎn)擊子菜單中的

New選項(xiàng)，接著螢?zāi)粫?huì)出現(xiàn)New的對(duì)話框。在對(duì)話框內(nèi)有4

種編輯方式：圖形編輯、符號(hào)編輯、文本編輯和波形編輯。

VHDL檔屬於文本，那麼應(yīng)該選擇文本編輯方式，點(diǎn)擊

OK按鈕，螢?zāi)簧蠈⒊霈F(xiàn)一個(gè)無(wú)名的編輯窗口，則系統(tǒng)進(jìn)入

文本編輯狀態(tài)。（2）在編輯窗口中進(jìn)行編輯輸入，輸入相應(yīng)的描述語(yǔ)句。

（3）存盤(pán)。（a我們編輯的VHDL檔擴(kuò)展名為vhd；b保存的文

件名必須和所定義的實(shí)體名相同。c檔存盤(pán)的目錄不應(yīng)是

根目錄或桌面，建議存放在Max2work或Maxplus2目錄，或

其子目錄。）以與門(mén)的設(shè)計(jì)為例講述具體過(guò)程

1-2-2VHDL程式的編譯

（1）若檔沒(méi)有打開(kāi)，需首先打開(kāi)要編譯的VHDL檔；

（2）將目前的檔設(shè)置成工程檔；點(diǎn)擊File選項(xiàng)，游標(biāo)移到子菜單的

Project項(xiàng)停留幾秒鐘，螢?zāi)簧蠒?huì)出現(xiàn)下一級(jí)菜單，點(diǎn)擊SetProjecttoCurrentFile（3）打開(kāi)編譯器；點(diǎn)擊主菜單MAX+plusⅡ/Compiler選項(xiàng)，螢?zāi)簧暇统霈F(xiàn)編譯

對(duì)話框。（4）開(kāi)始編譯；完成了上述編譯前的準(zhǔn)備及必要的設(shè)置工作，點(diǎn)擊編譯對(duì)話框

中的Start按鈕，編譯即開(kāi)始。

以與門(mén)的設(shè)計(jì)為例講述具體過(guò)程

1-2-3VHDL語(yǔ)言程式的仿真

仿真是為了驗(yàn)證我們所編寫(xiě)的VHDL程式的功能是否正確。

（1）首先生成仿真波形檔

（a）打開(kāi)波形編輯器；點(diǎn)擊主菜單的MAX+plusⅡ/WaveformEditor選項(xiàng)，就可在螢?zāi)簧巷@示波形編輯器窗口。在未輸入信號(hào)名以前，整個(gè)窗口是空白的。（b）確定仿真持續(xù)時(shí)間（File/EndTime）。

（c）選則輸入輸出端口名；

（d）編輯輸入信號(hào)波形；

（e）信號(hào)波形編輯完成後，需存盤(pán)為仿真使用，檔案名採(cǎi)取默認(rèn)方式即可。

（2）打開(kāi)仿真器；點(diǎn)擊主菜單MAX+plusⅡ\Simulator項(xiàng)，此時(shí)彈出Simulator

對(duì)話框。點(diǎn)擊對(duì)話框的Start按鈕，仿真即開(kāi)始。在仿真結(jié)束後打開(kāi)仿真波

形檔（點(diǎn)擊右下角的OpenSCF按鈕）即可以顯示仿真結(jié)果。(以與門(mén)的設(shè)計(jì)為例講述具體過(guò)程

)1-2-4晶片的時(shí)序分析仿真結(jié)果從波形上來(lái)看，很難給出定量的信號(hào)延遲關(guān)係，這一點(diǎn)時(shí)序分析卻能直觀地用表來(lái)進(jìn)行顯示。（1）選擇要下載的器件型號(hào)；

（2）需要再編譯一次。

(點(diǎn)擊主菜單的Assign/Device項(xiàng)得到Device對(duì)話框)（3）打開(kāi)時(shí)序仿真器；

(點(diǎn)擊TimingAnalyzer選項(xiàng)

)（4）最後點(diǎn)擊Start按鈕後，時(shí)序分析器開(kāi)始啟動(dòng)。

(以與門(mén)的設(shè)計(jì)為例講述具體過(guò)程

)1-2-5安排晶片腳位

為了將程式下載到晶片，需安排晶片腳位。

（1）打開(kāi)晶片腳位設(shè)置器；

(MAX+plusⅡ/FloorplanEditor)（2）將實(shí)體定義的端口名字和下載晶片的管腳進(jìn)行具體對(duì)應(yīng)；

（3）最後再進(jìn)行一次編譯。

教學(xué)演示片第二章

VHDL語(yǔ)言要素

§2.1VHDL語(yǔ)言規(guī)則數(shù)字型文字、字串文字、識(shí)別字、下標(biāo)名、段名§

2-2數(shù)據(jù)類型

數(shù)據(jù)類型分類：邏輯信號(hào)類型和數(shù)值信號(hào)類型。

§

2-2-1邏輯數(shù)據(jù)類型

（1）布爾代數(shù)（Boolean）型

定義位置：在std庫(kù)的standard程式包中進(jìn)行定義。

信號(hào)形式：FALSE，TRUE

（2）位（Bit）

定義位置：在std庫(kù)的standard程式包中進(jìn)行定義。

信號(hào)形式：0，1

（低電位，高電位）編碼器：輸入信號(hào)輸出信號(hào)（3）位數(shù)組類型（Bit_Vector）

定義位置：在std庫(kù)的standard程式包中進(jìn)行定義。

例：SignalA:bit_vector(0to7);

SignalB:bit_vector(2downto0);

輸入信號(hào)輸出信號(hào)（4）標(biāo)準(zhǔn)邏輯型（Std_Logic）

定義位置：在IEEE庫(kù)的std_logic_1164程式包中進(jìn)行定義

可以看出，這個(gè)“標(biāo)準(zhǔn)邏輯”信號(hào)定義，比“位即bit”信號(hào)對(duì)於數(shù)字邏輯電路的邏輯特性描述更完整、更真實(shí)。所以在VHDL的程式裏，對(duì)於邏輯信號(hào)的定義，通常都是採(cǎi)用這個(gè)“標(biāo)準(zhǔn)邏輯”信號(hào)形式。使用這類數(shù)據(jù)信號(hào)，必須包含下麵兩條聲明語(yǔ)句：

LibraryIEEE;UseIEEE.std_logic_1164.all;

（5）標(biāo)準(zhǔn)邏輯數(shù)組類型（Std_Logic_vector）

定義位置：在ieee庫(kù)的std_logic_1164程式包中進(jìn)行定義。

Bit_Vector與Std_Logic_vector的區(qū)別在於數(shù)組的每一位前者為BIT型（0，1）後者為Std_Logic型§

2-2-2數(shù)值數(shù)據(jù)類型（1）整數(shù)（Integer）定義位置：在std庫(kù)的standard程式包中進(jìn)行定義。即數(shù)值範(fàn)圍為-231~231。（2）無(wú)符號(hào)（Unsigned）和有符號(hào)（Signed）類型定義位置：有符號(hào)（Signed）和無(wú)符號(hào)（Unsigned）邏輯信號(hào)定義在庫(kù)IEEE的程式包std_logic_arith中。有符號(hào)類型數(shù)據(jù)代表有符號(hào)數(shù)值，即可以是正數(shù)，0，負(fù)數(shù)；編譯器將有符號(hào)數(shù)類型作為一個(gè)補(bǔ)數(shù)的二進(jìn)位數(shù)，最左邊的位為符號(hào)位。無(wú)符號(hào)類型數(shù)據(jù)代表無(wú)符號(hào)數(shù)值，即代表0或正數(shù)；最左邊的位為最高位。如：Unsigned(“0110”)代表；+6+10Unsigned(“1010”)代表如：signed(“0110”)代表+6；signed(“1010”)代表-2。libraryieee;useieee.std_logic_1164.all;

useieee.std_logic_arith.all;entity

data

isport(a,b:inunsigned(3downto0);--相應(yīng)改為a,b:insigned(3downto0);c:outstd_logic);enddata;architecture

m1

ofdataisbeginc<='1'whena<belse'0';endm1;

useieee.std_logic_1164.all;???useieee.std_logic_arith.all;???列舉a、b具體值???

當(dāng)定義成無(wú)符號(hào)數(shù)據(jù)類型時(shí)，若a<=”1000”,b=’0001’，即a=8，b=1則結(jié)果另外：還有其他positive,natural,real數(shù)據(jù)類型以及用戶自定義數(shù)據(jù)類型等。這些數(shù)據(jù)類型各有特點(diǎn)，以後用到再行講解c=’1’。c=’0’；當(dāng)定義成有符號(hào)數(shù)據(jù)類型時(shí)，若a<=”1000”,b=’0001’，a=-8，b=1，則結(jié)果§2.3VHDL數(shù)據(jù)對(duì)象數(shù)據(jù)對(duì)象（DataObjects）:

凡是可以被賦予一個(gè)值的對(duì)象稱為數(shù)據(jù)對(duì)象，數(shù)據(jù)對(duì)象用於傳遞信號(hào)。例：

數(shù)據(jù)對(duì)象名

數(shù)據(jù)對(duì)象類型

數(shù)據(jù)對(duì)象值的類型

2-3-1信號(hào)信號(hào)數(shù)據(jù)對(duì)象，代表電路內(nèi)部傳輸線路線路，其在元件之間起互連作用

信號(hào)數(shù)據(jù)對(duì)象的定義格式為：

Signal信號(hào)名：數(shù)據(jù)類型[：=設(shè)定值]；

如：

Signal

A:Std_logic_vector(3Downto0):=“0000”;

注意：由於MaxplusII系統(tǒng)往往會(huì)忽略信號(hào)對(duì)象定義時(shí)所賦初始值，建議在結(jié)構(gòu)體中用賦值語(yǔ)句完成對(duì)信號(hào)的賦值。信號(hào)賦值語(yǔ)句的語(yǔ)法格式為：

目標(biāo)信號(hào)名<=運(yùn)算式（設(shè)定值）；A

<=

“1010”2-3-2變數(shù)

它用於對(duì)中間數(shù)據(jù)的臨時(shí)存儲(chǔ)，並不一定代表電路的某一組件。

變數(shù)數(shù)據(jù)對(duì)象的定義格式為：Variable變數(shù)名：數(shù)據(jù)類型[：=設(shè)定值]；

如：Variablea:integer:=0;變數(shù)賦值語(yǔ)句的語(yǔ)法格式為：目標(biāo)變數(shù)名:=運(yùn)算式（設(shè)定值）；

注意：由於MAXPLUSII系統(tǒng)往往會(huì)忽略變數(shù)對(duì)象定義時(shí)所賦初始值，建議在結(jié)構(gòu)體中用賦值語(yǔ)句完成對(duì)變數(shù)的賦值。如：a:=b+c;常數(shù)的定義格式為：Constant常數(shù)名：數(shù)據(jù)類型

：=運(yùn)算式；

如：ConstantD1:Integer:=3;

ConstantD2:Std_Logic_Vector(D1Downto0):=”0000”;注意：常數(shù)數(shù)據(jù)對(duì)象定義的同時(shí)進(jìn)行賦值。賦值符號(hào)為

“:=”

2-3-3常數(shù)2-3-4信號(hào)、變數(shù)、常數(shù)對(duì)比一、定義SignalA:std_logic;VariableA:std_logic_vector(7downto0);ConstantA:integer:=6;二、賦值及賦值時(shí)刻A

<=

“1010”；（延時(shí)）A:=“1010”;（立刻）三、定義區(qū)域信號(hào)：實(shí)體、結(jié)構(gòu)體、程式包變數(shù)：進(jìn)程、副程式常數(shù)：實(shí)體、結(jié)構(gòu)體、程式包、塊、進(jìn)程、副程式四、適用範(fàn)圍信號(hào)：實(shí)體、結(jié)構(gòu)體、程式包變數(shù)：定義了變數(shù)的進(jìn)程、副程式的順序語(yǔ)句中常數(shù)：視其定義的位置而定若常數(shù)定義在實(shí)體中，適用範(fàn)圍是實(shí)體所對(duì)應(yīng)的有結(jié)構(gòu)體。若常數(shù)定義在結(jié)構(gòu)體中，適用範(fàn)圍就是本結(jié)構(gòu)體。執(zhí)行結(jié)果為：

x<=cxorb,y<=cxorb

執(zhí)行結(jié)果為：

x<=cxora,y<=cxorb

練習(xí)：1．定義信號(hào)A1,A2,A3,A4,A5,A6,A7,A8其中每一位信號(hào)均為標(biāo)準(zhǔn)邏輯型2.定義信號(hào)B，其數(shù)據(jù)類型為標(biāo)準(zhǔn)邏輯型。3.定義信號(hào)C,數(shù)據(jù)類型為整數(shù)型。4.給A、B賦值，其中A的值為11001101；B的值為0。LibraryIEEEUseieee.std_logic_1164.allSignalA:std_logic_vector(1to8)SignalB:std_logicSignalC:integerLibraryStdUsestd.standard.allA<=“11001101”B<=‘0’2.4VHDL操作符VHDL操作符：邏輯、算術(shù)、符號(hào)、關(guān)係操作符。2.4.1邏輯運(yùn)算符一、分類及功能And（與），Or（或），Not（非），Nand（與非），Nor（或非），Xor（異或），Xnor（同或）。二.用法1.運(yùn)算元的數(shù)據(jù)類型必須符合操作符的要求能進(jìn)行邏輯運(yùn)算的數(shù)據(jù)類型：bit、bit_vector、booleanstd_logic、std_logic_vector例Signala,b,y:std_logic;Signalc,d,z:integer;y<=aandb;z<=candd;2.運(yùn)算式中有多個(gè)運(yùn)算符時(shí)一般要加括弧運(yùn)算式中有多個(gè)運(yùn)算符時(shí)一般要加括弧，但and、or、xnor除外例Signala,b,c,d:std_logic_vector(3downto0);Signale,f,g,h:std_logic_vector(1downto0);d<=aandbandc;d<=aorborc;d<=axnorbxnorc;h<=enorfnorg;h<=(enorf)norg;3.運(yùn)算符兩側(cè)的運(yùn)算元要對(duì)稱d<=(enorf)norg;×LibraryIEEEUSEIEEE.STD_LOGIC_1164.ALL;ENTITYlitiIS;PORT(a,b,c,d:INSTD_LOGIC;e:outSTD_LOGIC);ENDliti;ACHITECTUREAA1OFlitiISBEGINe<=(aandb)ortmp;Signaltmp:std_logic;tmp<=cxord;ENDAA1;2.4.2關(guān)係運(yùn)算符=（等於），/=（不等於），<（小於），>（大於），

<=（小於等於，和信號(hào)的賦值符號(hào)相同），>=（大於等於）。注1.等於和不等於的操作對(duì)象可以是任何數(shù)據(jù)類型構(gòu)成的運(yùn)算元。2.其他關(guān)係運(yùn)算符對(duì)數(shù)據(jù)類型有一定的限制。（整數(shù)，枚舉型）3.=、/=在實(shí)現(xiàn)硬體電路時(shí)比其他的關(guān)係運(yùn)算符對(duì)晶片的利用率要高ENTITYmy1isPORT(a,b:inbit_vector(0to3)m:outboolean);ENDmy1;ARCHITECTUREa1ofmy1BEGINm<=(a=b);ENDa1;ENTITYmy1isPORT(a,b:inbit_vector(0to3)m:outboolean);ARCHITECTUREa1ofmy1BEGINm<=(a>=b);ENDa1;以上兩程式最終所實(shí)現(xiàn)的硬體電路見(jiàn)課本P78ENDmy1;2.4.3算術(shù)運(yùn)算符一、分類及功能求和運(yùn)算符、求積運(yùn)算符、符號(hào)運(yùn)算符、混合運(yùn)算符、移位運(yùn)算符二.運(yùn)用1.求和運(yùn)算符VHDL中的求和運(yùn)算符包括加減運(yùn)算和並置運(yùn)算，操作數(shù)的數(shù)據(jù)類型為整型。例1：Variablea,b,c,d,e,f:integerrange0to255;a:=b+c;d:=e–f;例2：Signala:std_logic_vector(4to0);Signalb:std_logic_vector(2to0);Signalc:std_logic_vector(1to0);a<=bc2.移位運(yùn)算符移位運(yùn)算所對(duì)應(yīng)的數(shù)據(jù)類型為一維數(shù)組，其中的元素維bit、boolean例：Variablea1:std_logic_vector(3to0);a1:=“1011”;a1SLL1;a1=0110a1SLL2;a1=1100a1ROL1;a1=01113.其他略二、應(yīng)用現(xiàn)在VHDL已成功地應(yīng)用於ASIC自動(dòng)設(shè)計(jì)的模擬驗(yàn)證和綜合優(yōu)化等方面。VHDL是以文字的方式設(shè)計(jì)電路，在應(yīng)用上，目前VHDL語(yǔ)言還僅限於數(shù)字電路的開(kāi)發(fā)和設(shè)計(jì)。

三、VHDL和電路圖設(shè)計(jì)方式比較VHDL與電路圖設(shè)計(jì)電路的方式不同，主要有如下幾方面的優(yōu)越性：（1）易於修改；（2）設(shè)計(jì)能力更強(qiáng)；（3）VHDL語(yǔ)言很方便：獨(dú)立於器件設(shè)計(jì)；相同的程式代碼可以用於不同廠家生產(chǎn)的器件。VHDL操作符復(fù)習(xí)回顧一、邏輯運(yùn)算符And（與），Or（或），Not（非），Nand（與非），Nor（或非），Xor（異或），Xnor（同或）。能進(jìn)行邏輯運(yùn)算的數(shù)據(jù)類型：bit、bit_vector、booleanstd_logic、std_logic_vector二、關(guān)係運(yùn)算符=（等於），/=（不等於），<（小於），>（大於），<=（小於等於，和信號(hào)的賦值符號(hào)相同），>=（大於等於）。1.等於和不等於的操作對(duì)象可以是任何數(shù)據(jù)類型構(gòu)成的運(yùn)算元。2.其他關(guān)係運(yùn)算符對(duì)數(shù)據(jù)類型有一定的限制。（整數(shù)，枚舉型）三、算術(shù)運(yùn)算符求和運(yùn)算符、求積運(yùn)算符、符號(hào)運(yùn)算符、混合運(yùn)算符、移位運(yùn)算符VHDL中的求和運(yùn)算符包括加減運(yùn)算和並置運(yùn)算，運(yùn)算元的數(shù)據(jù)類型

為整型。Signala:std_logic_vector(4downto0);Signalb:std_logic_vector(2downto0);Signalc:std_logic_vector(1downto0);bc

a<=bcVariableA:std_logic_vector(6downto0);A:=“10110001”;ASLL1;AROL1;

第三章VHDL順序語(yǔ)句一、順序語(yǔ)句概念順序語(yǔ)句的特點(diǎn)是，每一條順序語(yǔ)句的執(zhí)行順序是與它們的書(shū)寫(xiě)順序基本一致的。順序語(yǔ)句只能出現(xiàn)在進(jìn)程（Process）和副程式中，副程式包括函數(shù)（Function）和過(guò)程（Procedure）。二、種類

進(jìn)程語(yǔ)句賦值語(yǔ)句流程控制語(yǔ)句等待語(yǔ)句

副程式調(diào)用語(yǔ)句返回語(yǔ)句空操作語(yǔ)句3.1進(jìn)程語(yǔ)句（Process語(yǔ)句）0000輸入信號(hào)發(fā)生變化時(shí)，電路啟動(dòng)進(jìn)行計(jì)算進(jìn)程語(yǔ)句是由順序語(yǔ)句構(gòu)成的，通過(guò)信號(hào)與結(jié)構(gòu)體其餘部分進(jìn)行信息交流，在進(jìn)程中有一個(gè)敏感信號(hào)列表，表中列出的任何信號(hào)的改變都將啟動(dòng)進(jìn)程，執(zhí)行進(jìn)程內(nèi)相應(yīng)的順序語(yǔ)句。進(jìn)程語(yǔ)句是將並行語(yǔ)句和順序語(yǔ)句區(qū)分開(kāi)來(lái)的標(biāo)誌之一。語(yǔ)法格式：

[進(jìn)程標(biāo)號(hào):]Process[(敏感信號(hào)列表)]

[Variabledeclarations]--變數(shù)聲明

Begin

順序語(yǔ)句；

EndProcess[Processlabel];Process(sel,x1,x2)Beginf<=x1;Ifsel=1thenf<=x2;endif;Endprocess;Process(sel,x1,x2)BeginIfsel=1thenf<=x2;endif;f<=x1;Endprocess;在第二個(gè)進(jìn)程中，無(wú)論什麼情況，f=x1，而在第一個(gè)進(jìn)程中，只有信號(hào)sel/=1時(shí)，f=x1。因此，語(yǔ)句的排列順序很重要，會(huì)影響信號(hào)的輸出結(jié)果。區(qū)別3.2賦值語(yǔ)句賦值語(yǔ)句包括變數(shù)賦值語(yǔ)句和信號(hào)賦值語(yǔ)句，前者的賦值是立刻發(fā)生的，後者的賦值發(fā)生在一個(gè)進(jìn)程結(jié)束的時(shí)刻，並延時(shí)進(jìn)行。變數(shù)賦值目標(biāo):=賦值源信號(hào)賦值目標(biāo)<=賦值源在同一進(jìn)程中，同一信號(hào)賦值目標(biāo)有多個(gè)賦值源時(shí)，信號(hào)賦值目標(biāo)獲得的是最後一個(gè)賦值源的值，其前面相同的賦值目標(biāo)不做任何變化。注：3.2.1信號(hào)和變數(shù)賦值Signals1,s2:std_logic;Signalsec:std_logic_vector(0to7);Process(s1,s2)Variablev1,v2:std_logic;Beginv1:=‘1’;v2:=‘1’;s1<=‘1’;s2<=‘1’;sec(0)<=v1;sec(1)<=v2;sec(2)<=s1;sec(3)<=s2;v1:=‘0’;v2:=‘0’;s2<=‘0’;sec(4)<=v1；sec(5)<=v2；sec(6)<=s1；sec(7)<=s2；ENDPROCESS“01000111”sec=3.2.2信號(hào)和變數(shù)賦值舉例1.識(shí)別字賦值目標(biāo)Variablea,b:std_logic;Signalc:std_logic_vector(1to4);a:=‘1’;b:=‘0’;c<=“1100”;c(3)<=‘1’；注：一位值用單引號(hào)，多位值用雙引號(hào)2.段賦值Signalc:std_logic_vector(1to4);c(1to2)<=‘10’；c(1to4)<=‘1010’；3.塊賦值Signala,b,c,d:std_logic;Signals:std_logic_vector(1to4);s<=“0100”;(a,b,c,d)<=s;位置關(guān)聯(lián)Variablee,f:std_logic;Variableg:std_logic_vector(1to2);Variableh:std_logic_vector(1to4);e:=‘0’;f:=‘1’;g:=“10”;h:=(e=>3,f=>4,g(1)=>2,g(2)=>1);名稱關(guān)聯(lián)結(jié)果：h的值為10103.3流程控制語(yǔ)句3.3.1IF語(yǔ)句語(yǔ)法格式：IfexpressionThenstatement;ElsifexpressionThenstatement;ElsifThenstatement;elsestatement;Endif;根據(jù)條件進(jìn)行相應(yīng)賦值操作例1：Process(A)BeginIfA=”00”thenf<=D0;elsifA=”01”thenf<=D1;elsifA=”10”thenf<=D2;elsef<=D3;endif;endprocess;一、第一種IF語(yǔ)句IF條件句THEN

順序語(yǔ)句ENDIF例題語(yǔ)句格式IF(a>b)THENout<=‘1’；ENDIF;二、第二種IF語(yǔ)句IF條件句THEN

順序語(yǔ)句ELSE

順序語(yǔ)句ENDIF語(yǔ)句格式例題IF(a>b)THENout<=‘1’；ELSEout<=‘0’;ENDIF;三、第三種IF語(yǔ)句語(yǔ)法格式：If條件句Then順序語(yǔ)句;Elsif條件句Then順序語(yǔ)句;Elsif條件語(yǔ)句Then順序語(yǔ)句;else順序語(yǔ)句;Endif;語(yǔ)句格式例題1：Signala,b,c,p1,p2,z:bit;IF(p1=‘1’)THENz<=a;ELSIF(p2=‘0’)THENz<=b;ELSEz<=c;ENDIF;?選擇方式cbaa畫(huà)線部分意思：ELSIF(p1=‘0’andp2=‘0’)注例題2：8線－3線優(yōu)先編碼器LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;ENTITYcoderISPORT(I:INSTD_LOGIC_VECTOR(0TO7)Y:OUTSTD_LOGIC_VECTOR(1TO3));ENDcoder;實(shí)體設(shè)計(jì)功能：設(shè)計(jì)元件外觀ARCHITECTUREa1orcoderISBeginIF(I(7)=‘1’)THENY<=“111”;ELSIF(I(6)=‘1’)THENY<=“110”;ELSIF(I(5)=‘1’)THENY<=“101”;ELSIF(I(4)=‘1’)THENY<=“100”;ELSIF(I(3)=‘1’)THENY<=“011”;ELSIF(I(2)=‘1’)THENY<=“010”;ELSIF(I(1)=‘1’)THENY<=“001”;ELSEY<=“000”;ENDa1;結(jié)構(gòu)體設(shè)計(jì)功能：描述輸入和輸出之間的邏輯關(guān)係ENDIF;練習(xí)題：設(shè)計(jì)一個(gè)3線－8線解碼器元件外觀輸入輸出邏輯關(guān)係LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;ENTITYcoderISPORT(A:INSTD_LOGIC_VECTOR(1TO3)Y:OUTSTD_LOGIC_VECTOR(7DOWNTO0));ENDcoder;實(shí)體設(shè)計(jì)功能：設(shè)計(jì)元件外觀ARCHITECTUREa1orcoderISBeginIFA=“000”THENY<=“00000001”;ELSIFA=“001”THENY<=“00000010”;ELSIFA=“010”THENY<=“00000100”;ELSIFA=“011”THENY<=“00001000”;ELSIFA=“100”THENY<=“00010000”;ELSIFA=“101”THENY<=“00100000”;ELSIFA=“110”THENY<=“01000000”;ELSEY<=“10000000”;ENDa1;結(jié)構(gòu)體設(shè)計(jì)功能：描述輸入和輸出之間的邏輯關(guān)係ENDIF;3.3.2Case-When語(yǔ)句作用：根據(jù)條件進(jìn)行相應(yīng)的賦值操作。語(yǔ)法格式：Case運(yùn)算式Is

When選擇值=>順序語(yǔ)句

When選擇值=>順序語(yǔ)句

…Endcase;CASE語(yǔ)句根據(jù)滿足的條件直接選擇多項(xiàng)順序語(yǔ)句的一項(xiàng)執(zhí)行=>不是信號(hào)賦值符號(hào)，其意思等價(jià)於“THEN”注例題1:用CASE語(yǔ)句設(shè)計(jì)四選一數(shù)據(jù)選擇器LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALLENTITYmux41ISPORT(s1,s2:instd_logic;a,,b,c,d:instd_logic;z:outstd_logic);ENDENTITYmux41;ARCHITECTUREactivOFmux41ISSIGNALs:std_logic_vector(1downto0);BEGINS<=s1&s2PROCESS(s1,s2,a,b,c,d)BEGINCASEsISWHEN“00”=>z<=a;WHEN“01”=>z<=b;WHEN“10”=>z<=c;WHEN“11”=>z<=d;WHENOTHERS=>z<=‘x’;ENDCASE;ENDPROCESS;ENDactiv;ARCHITECTUREactivOFmux41ISSIGNALs:std_logic_vector(1downto0);BEGINS<=s1&s2PROCESS(s1,s2,a,b,c,d)BEGINIF

s=“00”thena=>z;ELSIFs=“01”thenb=>z;ELSIFs=“10”thenc=>z;ELSE

d=>z;ENDIF;ENDARCHITECTUREactiv;ARCHITECTUREactivOFmux41ISSIGNALs:std_logic_vector(1downto0);BEGINS<=s1&s2PROCESS(s1,s2,a,b,c,d)BEGINCASE

sISWHEN“00”=>z<=a;WHEN

“01”=>z<=b;WHEN“10”=>z<=c;WHEN“11”=>z<=d;WHENOTHERS=>z<=‘x’;ENDCASE;ENDPROCESS;ENDactiv;例題2:SIGNALSEL:INTEGERRANGE0TO15;……CASESELISWHEN0=>Z1<=‘1’;WHEN13=>Z2<=‘1’;WHEN4TO72=>Z3<=‘1’;WHENOTHERS=>Z4<=‘1’;IF與CASE比較IF語(yǔ)句中條件句之間是相與的關(guān)係，

CASE語(yǔ)句中條件句之間是相或的關(guān)係。2.CASE條件語(yǔ)句必須將所有情況列出而IF則不必。3.IF語(yǔ)句可實(shí)現(xiàn)優(yōu)先順序，CASE語(yǔ)句則不可以。課堂練習(xí)題：試設(shè)計(jì)一個(gè)4位奇偶校驗(yàn)器數(shù)碼顯示一、數(shù)碼顯示器(一)發(fā)光二極體發(fā)光二極體特性:當(dāng)加正向電壓時(shí),二極體導(dǎo)通併發(fā)光.利用這了一特性可製成共陰極和共陽(yáng)極七段數(shù)碼顯示器。(二)七段數(shù)碼顯示器1.工作原理共陰極接法2.顯示代碼概念9的顯示代碼輔助實(shí)驗(yàn)顯示解碼器顯示解碼器功能其真值表如下所示:輸入代碼輸出顯示代碼Libraryieee;Useieee.std_logic_1164.all;Useieee.std_logic_unsigned.all;EntitybtodisPort(A:instd_logic_vector(3downto0);Y:outstd_logic_vector(6downto0));Endbtod;Architecturea1ofbtodisBeginProcess(d)BeginCaseAiswhen"0000“=>Y<="0111111”;--0when"0001“=>Y<="0000110”;--1when"0010“=>Y<="1011011”;--2when"0011“=>Y<="1001111”;--3when"0100“=>Y<="1100110”;--4when"0101“=>Y<="1101101”;--5when"0110“=>Y<="1111101”;--6when"0111“=>Y<="0000111”;--7when“1000“=>Y<=“1111111”;--8when“1001“=>Y<="1101111”;--9Enda1;3.3.3LOOP語(yǔ)句一、單個(gè)LOOP語(yǔ)句[LOOP標(biāo)號(hào):]LOOP

順序語(yǔ)句ENDLOOP[LOOP標(biāo)號(hào)]；例：L2:LOOPa:=a+1;

EXITL2WHENa>10;ENDLOOPL2;二、FOR_LOOP語(yǔ)句[LOOP標(biāo)號(hào):]FOR迴圈變數(shù)

IN迴圈次數(shù)範(fàn)圍LOOP

順序語(yǔ)句；

ENDLOOP[LOOP標(biāo)號(hào)]；例：試設(shè)計(jì)一個(gè)八位奇偶校驗(yàn)器

注：

0XORa=aLIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;ENTITYJIOUISPORT(a:INSTD_LOGIC_VECTOR(7DOWNTO0);

y:OUTSTD_LOGIC);ENDJIOU;ARCHITECTUREOPTOFJIOUISSIGNALtmp:STD_LOGIC;BEGINPROCESS(a)BEGINtmp<=‘0’;FORnIN0TO7LOOPtmp<=tmpXORa(n);ENDLOOP;y<=tmp;ENDPROCESS;ENDopt;三.WHILE_LOOP語(yǔ)句[標(biāo)號(hào):]WHILE迴圈控制變數(shù)LOOP

順序語(yǔ)句

ENDLOOP[標(biāo)號(hào)]；例1：Shift1:PROCESS(inputx)

VARIABLEn:POSITIVE:=1BEGINL1:WHILEn<8LOOPoutputx(n)<=input(n+8);

n:=n+1;ENDLOOPL1;ENDPROCESSShift1;3.3.4NEXT與EXIT語(yǔ)句NEXT;NEXTLOOP標(biāo)號(hào)；NEXTLOOP標(biāo)號(hào)WHEN條件運(yùn)算式；EXIT;EXITLOOP標(biāo)號(hào)；EXITLOOP標(biāo)號(hào)WHEN條件運(yùn)算式；迴圈語(yǔ)句轉(zhuǎn)向控制LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;ENTITYBIJIAOISPORT(a:INSTD_LOGIC_VECTOR(0TO7);

b:INSTD_LOGIC_VECTOR(0TO7);y:OUTSTD_LOGIC);ENDBIJIAO;ARCHITECTUREJIEGOUOFBIJIAOISSignaltmp:STD_LOGIC_VECTOR(0TO7);Signaltmq:std_logic;BEGINPROCESS(a,b)BEGINFORnIN0TO7LOOPtmp(n)<=a(n)xnorb(n);Nextwhen(tmp(n)=‘1’);tmq<=‘1’;ENDLOOP;y<=tmq;ENDPROCESS;ENDJIEGOU;NEXT語(yǔ)句LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;ENTITYBIJIAOISPORT(a:INSTD_LOGIC_VECTOR(0TO7);

b:INSTD_LOGIC_VECTOR(0TO7);y:OUTSTD_LOGIC);ENDBIJIAO;ARCHITECTUREJIEGOUOFBIJIAOISSignaltmp:STD_LOGIC_VECTOR(0TO7);BEGINPROCESS(a,b)BEGINFORnIN0TO7LOOPtmp(n)<=a(n)xnorb(n);EXITwhen(tmp(n)=‘0’);ENDLOOP;y<=‘1’;ENDPROCESS;ENDJIEGOU;EXIT語(yǔ)句3.4副程式及其調(diào)用副程式概述函數(shù)(Function)過(guò)程（Procedure）副程式調(diào)用3.5返回語(yǔ)句（Return）3.6空操作語(yǔ)句（NULL）3.7其他語(yǔ)句3.4.1副程式概述副程式是一個(gè)VHDL程式模組，由順序語(yǔ)句構(gòu)成，用於完成重複性的計(jì)算工作，副程式有兩種類型，即過(guò)程（Procedure）和函數(shù)（Function）。副程式的使用方法只能通過(guò)副程式調(diào)用及與副程式的介面端口進(jìn)行通信。每調(diào)用一次子程式都意味著增加了一個(gè)硬體電路模組，因此，在實(shí)際使用時(shí)，要密切關(guān)注和嚴(yán)格控制副程式的調(diào)用次數(shù)。3.4.2函數(shù)(Function)－－函數(shù)首Function函數(shù)名（參數(shù)表）Return數(shù)據(jù)類型Function函數(shù)名（參數(shù)表）Return數(shù)據(jù)類型IS

說(shuō)明部分

Begin

順序語(yǔ)句

ENDFunction函數(shù)名；－－函數(shù)體注:參數(shù)表中參量可以是變數(shù)、信號(hào)、常數(shù)（默認(rèn)）

無(wú)需定義參數(shù)的方向（默認(rèn)為“輸入”）例1EntityfuncIsPort(a:inbit_vector(0to2);m:outbit_vector(0to2));EndEntityfunc;ArchitecturedemoOffuncIsFunctionsam(x,y,z:bit)ReturnbitisBeginReturn(xandy)orzEndFunctionsam;BeginProcess(a)Beginm(0)<=sam(a(0),a(1),a(2));m(1)<=sam(a(2),a(0),a(1));m(0)<=sam(a(1),a(2),a(0));EndProcess;EndArchitecturedemo;函數(shù)體輸入變數(shù)注意：函數(shù)定義的位置函數(shù)調(diào)用例2Functiontrans(value:bit_vector(0to3))Returnbit_vectorIsBeginCasevalueISWhen“0000”＝>Return“1100”;When“0101”＝>Return“1100”;WhenOthers＝>Return“1111”;EndCase;EndFunctiontrans;3.4.3過(guò)程（Procedure）－－過(guò)程首Procedure過(guò)程名（參數(shù)表）Procedure過(guò)程名（參數(shù)表）IS

說(shuō)明部分

Begin

順序語(yǔ)句

ENDProcedure過(guò)程名；－－過(guò)程體注:參數(shù)表中參量可以時(shí)變數(shù)、信號(hào)、常數(shù)（默認(rèn)）參數(shù)的方向可以是IN、OUT、INOUT例Procedureprg1(variablevalue:inoutbit_vector(0to3))BeginCasevalueISWhen“0000”＝>Return“1100”;When“0101”＝>Return“0000”;WhenOthers＝>Return“1111”;EndCase;EndProcedurePrg1;3.4.4副程式調(diào)用例題ENTITYlitiISPORT(a,b,c,d:inbit_vector(0to3);ra,rb,rc,rd:ourbit_vector(0to3));ENDliti;ARCHITECTUREmuxesOFlitiisProceduresort(x,y:inoutbit_vector(0to3))isvariabletmp:bit_vector(0to3);BeginIfx>ythentmp:=x;x:=y;y:=tmp;ENDIF;ENDSORT;BeginProcess(a,b,c,d)Beginsort(a,c);sort(b,d);sort(a,b);sort(c,d);sort(b,c);ENDprocess;ra<=a;rb<=b;rc<=c;rd<=d;ENDmuxes;3.4.5函數(shù)與過(guò)程對(duì)比過(guò)程可以返回多值，函數(shù)只能返回一個(gè)值。過(guò)程的參數(shù)為IN、OUT、INOUT

函數(shù)的參數(shù)為IN(默認(rèn))。函數(shù)和過(guò)程均能產(chǎn)生新的電路模組。3.5返回語(yǔ)句（Return）格式:Return;Return運(yùn)算式；只能用於FunctionProcedurers(signals,r:instd_logic;signalq,nq:inoutstd_logic)isBeginIf(s=‘1’andr=‘1’)thenReturnElseq<=sandnqNq<=sandqEndif;Endprocedurers;例題1：例題2：Functionopt(a,b,opr:std_logic)returnstd_logicisBeginIf(opr=‘1’)thenReturn(aandb);ElseReturn(aorb);Endif;EndFunctionopt;Return語(yǔ)句的作用就是結(jié)束當(dāng)前運(yùn)行的副程式，所不同的是過(guò)程無(wú)條件返回，並且不返回任何值。函數(shù)必須返回一個(gè)值3.6空操作語(yǔ)句（NULL）例句：CASEOPCODEISWHEN“001”=>tmp:=regaandregb;WHEN“101”=>tmp:=regaorregb;WHEN“110”=>tmp:=NOTrega;WHENOTHERS=>NULL;ENDCASE;注：NULL語(yǔ)句有時(shí)會(huì)造成不必要的寄存器3.7其他語(yǔ)句

clock’EVENTandclock=‘1’;功能：clock’EVENT就是對(duì)信號(hào)在當(dāng)前的一個(gè)極小的時(shí)間段內(nèi)電平是否發(fā)生變化進(jìn)行檢測(cè)。例1：Process(clock)If(clock’EVENTandclock=‘1’)thenQ<=DATAEndIf;EndProcess;例2：Process(clock)If(clock’EVENTandclock=‘0’)thenQ<=DATAEndIf;EndProcess;例3：Process(clock)Ifrising_edge(clock)thenQ<=DATAEndIf;EndProcess;與例1等價(jià)第四章VHDL並行語(yǔ)句4.1並行語(yǔ)句概述4.2並行信號(hào)賦值語(yǔ)句4.3進(jìn)程語(yǔ)句（process）4.1並行語(yǔ)句概述並行語(yǔ)句一般處?kù)哆M(jìn)程（PROCESS）的外部。所有並行語(yǔ)句都是並行執(zhí)行的，即與它們出現(xiàn)的先後次序無(wú)關(guān)。

一、並行語(yǔ)句特點(diǎn)

a.所有語(yǔ)句的執(zhí)行是並行的；b.每條語(yǔ)句的執(zhí)行和其所在的位置無(wú)關(guān)；c.並行語(yǔ)句的輸出僅僅依賴於輸入，沒(méi)有其他的限制條件

二、基本的並行語(yǔ)句（1）直接賦值語(yǔ)句：<=賦值運(yùn)算符（2）進(jìn)程（Process）語(yǔ)句（3）條件式信號(hào)設(shè)置語(yǔ)句：When-Else（4）選擇式信號(hào)設(shè)置語(yǔ)句：With-Select-When（5）塊（Block）語(yǔ)句（6）元件（Component）例化語(yǔ)句（7）For-Generate語(yǔ)句4.2並行信號(hào)賦值語(yǔ)句簡(jiǎn)單信號(hào)賦值語(yǔ)句條件信號(hào)賦值語(yǔ)句選擇信號(hào)賦值語(yǔ)句一、直接賦值語(yǔ)句：<=賦值運(yùn)算符作用：直接對(duì)目標(biāo)對(duì)象進(jìn)行賦值操作。語(yǔ)法格式：Signal_name<=expression;如：SignalA,B:std_logic_vector(7downto0);

A<=”0000000”;B<=”1000000”;我們也可以這樣賦值：

A<=(others=>’0’);

信號(hào)A的每一位的值都為0。

B<=(‘1’,others=>’0’);

信號(hào)B的第一位為1，其他位的值為0。

下麵舉一個(gè)應(yīng)用示例，如下面電路：

用VHDL對(duì)電路的描述如下：

libraryieee;useieee.std_logic_1164.all;Entity

exam1isport(a,b:instd_logic;c,d:outstd_logic);Endexam1;Architecture

m1ofexam1isBeginc<=aandb;d<=aorb;ENDm1;並行語(yǔ)句的輸出僅僅依賴於輸入，沒(méi)有其它的限制條件。每條語(yǔ)句的執(zhí)行和其所在的位置無(wú)關(guān)。

二、條件式信號(hào)設(shè)置語(yǔ)句：When-Else語(yǔ)法格式為：

賦值目標(biāo)<=運(yùn)算式1When賦值條件Else

運(yùn)算式2When賦值條件Else

…

運(yùn)算式N;在結(jié)構(gòu)體中的條件賦值語(yǔ)句的功能與在進(jìn)程中的IF語(yǔ)句相同，在執(zhí)行條件信號(hào)語(yǔ)句時(shí)，每一賦值條件是按書(shū)寫(xiě)的先後關(guān)係測(cè)定的。我們?cè)e過(guò)一個(gè)二輸入的與門(mén)電路的例子：

Libraryieee;Useieee.std_logic_1164.all;Entity

and2isPort(d1,d2:instd_logic;op:outstd_logic);Endand2;Architecturem1ofand2isBeginop<=‘1’when(d1=’1’andd2=’1’)else

‘0’;Endm1;Libraryieee;Useieee.std_logic_1164.all;Entity

muxisPort(a,b,c:inbit;p1,p2:inbit

z:outbit);Endand2;Architecturem1ofmuxisBeginz<=awhenp1=‘1’else

bwhenp2=‘1’else

c;Endm1;允許有重疊三、選擇式信號(hào)設(shè)置語(yǔ)句：With-Select-WhenWithexpressionSelect賦值目標(biāo)<=運(yùn)算式Whenconstant_value1

運(yùn)算式

Whenconstant_value2

…

運(yùn)算式

WhenOthers;選擇式信號(hào)設(shè)置語(yǔ)句本身不能在進(jìn)程中應(yīng)用其功能與進(jìn)程中的CASE語(yǔ)句相同。例：不允許有重疊現(xiàn)象；必須含蓋所有條件Architecturem2ofand2isSignaltmp:std_logic_vector(1downto0);Begintmp<=d1&d2;Withtmpselectf<=’1’when“11”;‘0’whenothers;Endm2;When-else語(yǔ)句和With-select-When語(yǔ)句的差別

兩個(gè)語(yǔ)句的關(guān)鍵不同是：對(duì)於條件的要求程度不同，前者要求較松，後者要求嚴(yán)格。

aWith-select-When語(yǔ)句中When後的constant_value必須是互不相同的；

b而When-else語(yǔ)句中When後的logic_expression則不需要這樣的嚴(yán)格條件，因?yàn)槠鋀hen後的logic_expression的優(yōu)先權(quán)次序?yàn)橛上鹊结崤帕小?.3進(jìn)程語(yǔ)句（process）Process語(yǔ)句的格式為：

[進(jìn)程標(biāo)號(hào):]

Process

[(敏感信號(hào)列表)]

[變數(shù)聲明]Begin順序語(yǔ)句；EndProcess

[進(jìn)程標(biāo)號(hào)];敏感表(Sensitivitylist)包括進(jìn)程的一些信號(hào)，當(dāng)敏感表中的某個(gè)信號(hào)變化時(shí)進(jìn)程才被啟動(dòng)，進(jìn)程內(nèi)的順序語(yǔ)句被執(zhí)行。當(dāng)進(jìn)程結(jié)束時(shí)，進(jìn)程內(nèi)的輸出信號(hào)值被更新，進(jìn)程進(jìn)入等待（睡眠）狀態(tài)，直到敏感表中的某一信號(hào)發(fā)生變化，進(jìn)程被再次啟動(dòng)。

下麵舉一個(gè)應(yīng)用示例，如下面電路：

用用不同VHDL語(yǔ)句對(duì)電路的描述如下：

libraryieee;useieee.std_logic_1164.all;Entityexam1isPort(a,b:instd_logic;c,d:outstd_logic);Endexam1;Architecturem1ofexam1isBeginc<=aandb;d<=aorb;Endm1;architecturem2ofexam1isbeginprocessbeginc<=aandb;d<=aorb;endprocess;endm2;architecturem2ofexam1isbeginprocessbeginc<=aandb;d<=aorb;endprocess;endm2;architecturem3ofexam1isbeginprocessbeginc<=aandb;endprocessD1;processbegin

d<=aorb;endprocessD2;endm3;a在一個(gè)結(jié)構(gòu)體當(dāng)中可以有多個(gè)Process語(yǔ)句；bProcess語(yǔ)句是同時(shí)執(zhí)行的並行語(yǔ)句；c但是Process內(nèi)的語(yǔ)句卻是順序執(zhí)行的順序語(yǔ)句；d多進(jìn)程之間的資訊通過(guò)信號(hào)對(duì)象來(lái)傳遞。

第四章VHDL並行語(yǔ)句4.4元件例化語(yǔ)句4.5生成語(yǔ)句（for-generate）作用：為了方便電路描述，將具有某一邏輯功能的完整的VHDL

設(shè)計(jì)（元件）直接調(diào)用，避免重複描述。例元件例化（ComponentInstantiation）語(yǔ)句

U1U1cLibraryieee;Useieee.std_logic_1164.all;Entitynd2isPort

(a,b:instd_logic;c:outstd_logic;);Endnd2;Architecturendbevofnd2Beginc<=not(aandb)Endnd2behavcPort(a1,b1,c1,d1:instd_logic;z1:outstd_logic;);Endord41;Architectureord41behvoford