四位二進制加法器實驗

一、實驗目的1．學習FPGA的設計方法；2．掌握利用VerilogHDL設計邏輯電路的能力。二、實驗所用組件Basys2開發(fā)板〔芯片為XC3S100E，封裝為CP132〕1套。三、實驗內容下面是4位二進制數(shù)加法器的數(shù)據(jù)流描述，由于被加數(shù)A和加數(shù)B都是4位的，而低位來的進位Cin為1位，所以運算的結果可能為5位，用{Cout，Sum}拼接起來表示。moduleadder(input[3:0]A,input[3:0]B,inputCin,output[3:0]SUM,outputCout); assign{Cout,SUM}=A+B+Cin;Endmodule四、實驗步驟與要求創(chuàng)立一個子目錄Lab2，并新建一個工程工程建立一個VerilogHDL文件，將該文件添加到工程工程中并編譯整個工程，查看該電路所占用的邏輯單元〔LogicElements，LE〕的數(shù)量對設計工程進行時序仿真，記錄仿真波形圖測試代碼如下：moduleadd4_tb; //Inputs reg[3:0]A; reg[3:0]B; regCin; //Outputs wire[3:0]Sum; wireCout; //InstantiatetheUnitUnderTest(UUT) add4uut( .A(A), .B(B), .Cin(Cin), .Sum(Sum), .Cout(Cout) ); initialbegin //InitializeInputs A<=4'd0;B<=4'd0;Cin=1'b0; #1$display("ABCinSumCout=%b%b%b%b%b",A,B,Cin,Sum,Cout); A<=4'd0;B<=4'd1;Cin=1'b0; #1$display("ABCinSumCout=%b%b%b%b%b",A,B,Cin,Sum,Cout); A<=4'd0;B<=4'd2;Cin=1'b0; #1$display("ABCinSumCout=%b%b%b%b%b",A,B,Cin,Sum,Cout); A<=4'd0;B<=4'd3;Cin=1'b0; #1$display("ABCinSumCout=%b%b%b%b%b",A,B,Cin,Sum,Cout); A<=4'd0;B<=4'd4;Cin=1'b0; #1$display("ABCinSumCout=%b%b%b%b%b",A,B,Cin,Sum,Cout); A<=4'd1;B<=4'd0;Cin=1'b1; #1$display("ABCinSumCout=%b%b%b%b%b",A,B,Cin,Sum,Cout); A<=4'd2;B<=4'd0;Cin=1'b0; #1$display("ABCinSumCout=%b%b%b%b%b",A,B,Cin,Sum,Cout); A<=4'd4;B<=4'd0;Cin=1'b1; #1$display("ABCinSumCout=%b%b%b%b%b",A,B,Cin,Sum,Cout); endendmodule根據(jù)FPGA開發(fā)板使用說明書，對設計文件中的輸入、輸出信號分配引腳。即使用開發(fā)板上的波動開關代表電路的輸入，用發(fā)光二極管〔LED〕代表電路的輸出。引腳分布代碼：NET"A[0]"LOC="G3";NET"A[1]"LOC="F3";NET"A[2]"LOC="E2";NET"A[3]"LOC="N3";NET"B[0]"LOC="P11";NET"B[1]"LOC="L3";NET"B[2]"LOC="K3";NET"B[3]"LOC="B4";NET"Sum[0]"LOC="N5";NET"Sum[1]"LOC="N4";NET"Sum[2]"LOC="P4";NET"Sum[3]"LOC="G1";NET"Cin"LOC="A7";NET"Cout"LOC="P6";重新編譯電路，并下載到FPGA器件中。改變撥動開關的位置，并觀察LED的亮、滅狀態(tài)，測試電路功能根據(jù)實驗流程和實驗結果，寫出實驗總結報告，并對波形圖和實驗現(xiàn)象進行說明。完成實驗后，關閉所有程序，并關閉計算機。實驗現(xiàn)象：由波形圖可見，輸出由Cout，Sum組成，是A、B、低位進位Cin的和，Cout是為和的進位。用數(shù)據(jù)流模式描述，實現(xiàn)了