VGA彩條信號顯示電路的設計

摘要本設計是用FPGA來實現(xiàn)VGA圖像控制器，控制顯示器顯示彩條信號，用VHDL語言,在QuartusII上實現(xiàn)軟件仿真。本文首先介紹了VGA顯示的基本原理，然后提出了一種VGA圖像控制器的設計方案，并用VHDL硬件描述語言和原理圖輸入的方法完成了該方案的設計，通過顯示橫彩條、豎彩條、棋盤格，驗證了VGA_SYNC同步信號功能模塊時序的正確性，軟件實驗環(huán)境為QuartusII6.0開發(fā)軟件。本系統(tǒng)嘗試用FPGA實現(xiàn)VGA圖像顯示控制器，這一過程通過編程實現(xiàn)，之后通過軟件的測試和仿真，當軟件驗證無誤后完成硬件的下載驗證，最終在顯示器上實現(xiàn)輸出，基本原理就是利用FPGA的可編程原理和VGA的時序控制原理，這在產(chǎn)品開發(fā)設計中有許多實際應用。例如顯示器，電視等的維修，可以期望采用FPGA設計的VGA接口可以將要顯示的數(shù)據(jù)直接送到顯示器，就可以可靠的找到故障的大致原因等。從而省掉每次都要接信號源的麻煩，同時也節(jié)約了成本。節(jié)省了計算機的處理過程，加快了數(shù)據(jù)的處理速度，節(jié)約了硬件成本。同時亦可將其作為信號源，應用于電視機或計算機等彩色顯示器的電路開發(fā)，方便彩色顯示器驅(qū)動控制電路的調(diào)試。關鍵字：EDA，VHDL，VGA，QuartusII緒論我們已經(jīng)進入數(shù)字化和信息化的時代，其特點就是各種數(shù)字產(chǎn)品的廣泛應用。現(xiàn)代數(shù)字產(chǎn)品在性能提高復雜度增大的同時，更新?lián)Q代的速度也越來越快，實現(xiàn)這種進步的因素在于芯片制造技術和設計技術的進步。前者以微細加工技術為代表，目前已進展到深亞微米階段，可以在幾平方厘米的芯片上集成數(shù)千萬個晶體管。后者的核心就是EDA技術，EDA是指以計算機為工作平臺，融合應用電子技術、計算機技術、智能化技術最新成果而研制成的電子CAD通用軟件包。VGA圖像信號發(fā)生器的設計涉及到圖像數(shù)據(jù)的處理，對電路的工作速度和性能要求較高，VGA工業(yè)標準要求的時鐘頻率高達25MHz,使用傳統(tǒng)的電子電路設計方法是難以實現(xiàn)的。采用專用的視頻處理芯片，其設計技術難度大、開發(fā)成本高。本文采用CPLD方案，利用了MAX系列的CPLD高達上百兆的工作頻率特性為圖像數(shù)據(jù)處理提供了良好的實時性，其內(nèi)部集成的數(shù)字鎖相環(huán)為系統(tǒng)的工作時鐘提供的良好的穩(wěn)定性，其內(nèi)部嵌入的存儲器可以存儲一定容量的圖像信息，豐富的I/O資源可以隨即擴展外接大容量存儲器的特性，因此由CPLD完成對圖像數(shù)據(jù)的處理及產(chǎn)生行場掃描時序信號。很好地實現(xiàn)了圖象數(shù)據(jù)處理的實時性和穩(wěn)定性，達到了性能與價格的完美統(tǒng)一。此外，CPLD的電路可重構(gòu)性，為系統(tǒng)功能更改和升級以及功能擴展提供了很大的設計空間。由微控制器完成功能設置與控制，如鍵盤掃描，模式選擇與顯示控制等。本設計采用EDA技術，通過CPLD芯片實現(xiàn)了實現(xiàn)VGA彩條信號的顯示的設計，本文采用VHDL硬件描述語言描述VGA彩條信號的顯示電路，完成對電路的功能仿真。通過按鍵來實現(xiàn)橫彩條、豎彩條、棋盤式方格圖案的選擇，并能進一步設計出文字、圖像的顯示。與傳統(tǒng)的設計方式相比，本設計由于采用了CPLD芯片來實現(xiàn)，它將大量的電路功能集成到一個芯片中，并且可以由用戶自行設計邏輯功能，提高了系統(tǒng)的集成度和可靠性。1.1課程設計要求1、熟悉掌握常用仿真開發(fā)軟件，比如：QuartusII或XilinxISE的使用方法。2、能熟練運用上述開發(fā)軟件設計并仿真電路并下載到FPGA中進行調(diào)試；3、學會用EDA技術實現(xiàn)數(shù)字電子器件組成復雜系統(tǒng)的方法；學習電子系統(tǒng)電路的安裝調(diào)試技術。4、掌握VGA時序工作要求及特點1.2課程設計目的1、熟悉VGA顯示器的實現(xiàn)原理2、加深對VHDL語言的設計編程和設計語言規(guī)則的應用3、熟悉集成電路設計的流程，學習使用EDA集成電路設計軟件QuartusII進行模擬綜合，然后在FPGA上實現(xiàn)。2系統(tǒng)總體方案2.1系統(tǒng)的工作原理和組成框圖FPGA是整個系統(tǒng)的核心，通過對其編程可輸出RGB三基色信號和HS、VS行場掃描同步信號。當FPGA接受單片機輸出的控制信號后，內(nèi)部的數(shù)據(jù)選擇器模塊根據(jù)控制信號選通相應的圖像生成模塊，輸出圖像信號，與行場掃描時序信號一起通過15針D型接口電路送入VGA顯示器，在VGA顯示器上便可以看到對應的彩色圖像。FPGA所需的工作時鐘由外部高精度有源晶振提供；單片機控制器分析鍵盤掃描結(jié)果，控制液晶顯示模塊顯示相應的功能，由LCD顯示輸出圖像和按鍵控制模式，并送出相應控制信號給FPGA，系統(tǒng)原理框圖如圖2.1電源電源控制按鍵VGA顯示器FPGA時鐘電路接口電路圖2.1原理框圖2.2VGA顯示原理工業(yè)標準的VGA顯示模式為：640×468×16色×60Hz。常見的彩色顯示器，一般由CRT(陰極射線管)構(gòu)成，彩色是由R、G、B（紅、綠、藍）三基色組成，CRT用逐行掃描或隔行掃描的方式實現(xiàn)圖像顯示，由VGA控制模塊產(chǎn)生的水平同步信號和垂直同步信號控制陰極射線槍產(chǎn)生的電子束，打在涂有熒光粉的熒光屏上，產(chǎn)生R、G、B三基色，合成一個彩色像素。掃描從屏幕的左上方開始，由左至右，由上到下，逐行進行掃描，每掃完一行，電子束回到屏幕下一行的起始位置，在回掃期間，CRT對電子束進行消隱，每行結(jié)束是用行同步信號HS進行行同步；掃描完所有行，再由場同步信號VS進行場同步，并使掃描回到屏幕的左上方，同時進行場消隱，預備下一場的掃描。行同步信號HS和場同步信號VS是兩個重要的信號。顯示過程中，HS和VS的極性可正可負，顯示器內(nèi)可自動轉(zhuǎn)換為正極性邏輯。VGA行同步信號HS和場同步信號VS的時序圖如圖2.2和圖2.3所示，T1為行同步消隱（約為6μs）；T2為行顯示時間（約為26μs）；T3為場同步消隱（兩個行周期）；T4為場顯示時間（480個行周期）。顯示器每掃描完一行，再掃描一下行時會花一定時間來準備，因此要滿足時序要求，見圖2.2圖2.2VGA行掃描時序圖同樣每掃描完一幀，再掃描下一幀行時也會花一定時間來準備，因此也要滿足其時序要求，見圖3圖2.3VGA場掃描時序圖對于VGA顯示器的時序驅(qū)動要嚴格遵循“VGA工業(yè)標準”，即640×480×60HZ模式，否則無法顯示正確地圖像。VGA工業(yè)標準要求的頻率：時鐘頻率：25.175MHz(像素輸出的頻率)行頻：31469Hz場頻：59.94Hz（每秒圖像刷新頻率）行掃描時序要求如表1行同步頭行像素行周期對應位置TfTaTbTcTdTeTg時間（像素）8964086408800表1行掃描時序圖場掃描時序要求如表2場同步頭場圖像場周期對應位置TfTaTbTcTdTeTg時間（行）222584808525表2場掃描時序圖從以上圖可以看出，顯示一行數(shù)據(jù)需要處理兩件事情。第一：產(chǎn)生行同步HS。不難看出，HS是一個脈沖信號，此信號的周期為：Te=Ta+Tb+Tc+Td，低電平時間為Ta。其中Ta、Tb、Tc、Td均為時間信號，這些信號根據(jù)需要顯示的分辨率不同而不同。第二：產(chǎn)生顯示的數(shù)據(jù)（DATA）信號，此信號為模擬信號，當在顯示有效數(shù)據(jù)（Activevideo）內(nèi)，DATA信號為0~0.714Vpp的模擬電壓（R、G、B），根據(jù)分辨率的不同，DATA的采樣率、點數(shù)也皆不相同。幀數(shù)據(jù)時序與行時序類似，也就是顯示一屏數(shù)據(jù)的時序。只是這里的基本單位為每行數(shù)據(jù)，而行數(shù)據(jù)里面的最基本單位為每個點不同的分辨率，時序上的時間是不一樣的。在水平時序中，包括以下幾個時序參數(shù)：水平同步脈沖寬度；水平同步脈沖結(jié)束到水平門的開始之間的寬度；一個視頻行可視區(qū)域的寬度；一個完整的視頻行的寬度，從水平同步脈沖的開始到下一個水平同步脈沖的開始。分辨率刷新速率像素頻率同步脈沖后沿有效時間前沿幀長640/4806025964564613800640/48072314012564621832800/600563672125806211024800/600604012885806371056800/6007250120611806531040表3常見分辨率行時序分辨率刷新速率行寬同步脈沖后沿有效時間前沿幀長640/48060312304849525640/48072263264847520800/6005628120604-1625800/6006026421604-1628800/600722062160435666表4常見分辨率幀時序圖像信號顯示的顏色種類與表示R、G、B三基色的二進制數(shù)位數(shù)有關，表5列出了8種顏色的編碼方式顏色白黃青紅品綠藍黑R11110000G11001100B0101010表5顏色編碼3VHDL設計與仿真3.1波形仿真通過QuartusII軟件，我們進行了仿真，其仿真波形如下圖：圖3編譯成功圖圖3.1波形仿真圖3.2硬件描述語言生成電路在QuartusII軟件中利用硬件描述語言描述電路后，用RTLViewers生成的對應的電路圖如下：圖3.2RTLViewers電路圖在QuartusII軟件中利用硬件描述語言描述電路后，用technologymapviewer生成的對應的電路圖如下圖3.2.1電路圖technologymapviewer電路圖4EDA硬件調(diào)試與實現(xiàn)4.1硬件調(diào)試⑴打開QuartusⅡ9.0軟件，建立進程，進程的名字和程序的名字相同；⑵打開新建選擇VHDLFile,然后把程序輸入進去；⑶保存文件點擊軟件頁面上方的編譯按鍵進行編譯；⑷編譯成功后，進行軟件仿真，點擊File選擇VectorWaveformFile,然后點擊鼠標右鍵選insetnodeorbus鍵，把腳碼輸入進去，再進行腳碼設定；⑸然后保存，點擊Assigment中的settings選擇時序仿真，進行程序的時序仿真；⑹時序仿真成功后，點擊上方AssigmentEditor鍵進行腳碼鎖定；腳碼鎖定中選用模式5。圖4.1引腳鎖定圖4.2硬件實現(xiàn)硬件實現(xiàn)選用實驗箱模式5方式下完成，在實驗過程中clk的引腳選擇clock0即外接頻率源PIN_L1，頻率選擇為10MHZ。復位信號clr引腳用按鍵1進行控制鎖定為PIN_G20，其余數(shù)碼管的使能端引腳分配見上圖。選擇編譯按鈕，重新編譯，編程下載。在quartusⅡ軟件中，選擇tools/programmer，選擇HardwareSettings，然后添加USB_Blaster。點擊”addfile”按鈕添加需要配置的caideng.sof文件，點擊start按鈕下載代碼到芯片，即可觀察到硬件實驗結(jié)果。5下載下載電路設計AlteraFPGA芯片支持JTAG在線下載方式和AS下載方式。JTAG下載方式，程序之際燒寫到FPGA芯片，JTAG下載完成后直接運行。AS下載方式，可以執(zhí)行代碼直接燒寫到FPGA配置芯片。在上電初始后，F(xiàn)PGA芯片直接從配置芯片讀寫可以執(zhí)行代碼配置FPGA芯片，然后運行5.1JTAG下載電路JTAG也是一種國際標準測試協(xié)議（IEEE1149.1兼容），主要用于芯片內(nèi)部測試。現(xiàn)今多數(shù)的高級器件都支持JTAG協(xié)議,如DSP、FPGA、ARM、部分單片機器件等。JTAG最初是用來對芯片進行測試的,基本原理是在器件內(nèi)部定義一個TAP（TestAccessPort測試訪問口）通過專用的JTAG測試工具對內(nèi)部節(jié)點進行測試。JTAG測試允許多個器件通過JTAG接口串聯(lián)在一起，形成一個JTAG鏈，能實現(xiàn)對各個器件分別測試?，F(xiàn)今，JTAG接口還常用于實現(xiàn)ISP（In-SystemProgrammable;在線編程），對FLASH等器件進行編程。JTAG編程方式是在線編程，傳統(tǒng)生產(chǎn)流程中先對芯片進行預編程后再裝到板上因此而改變，簡化的流程為先固定器件到電路板上，再用JTAG編程，從而大大加快工程進度。JTAG接口可對DSP芯片內(nèi)部的所有部件進行編程。在硬件結(jié)構(gòu)上，JTAG接口包括兩部分：JTAG端口和控制器。與JTAG接口兼容的器件可以是微處理器（MPU）、微控制器（MCU）、PLD、CPL、FPGA、DSP、ASIC或其它符合IEEE1149.1規(guī)范的芯片。IEEE1149.1標準中規(guī)定對應于數(shù)字集成電路芯片的每個引腳都設有一個移位寄存單元，稱為邊界掃描單元BSC。它將JTAG電路與內(nèi)核邏輯電路聯(lián)系起來，同時隔離內(nèi)核邏輯電路和芯片引腳。由集成電路的所有邊界掃描單元構(gòu)成邊界掃描寄存器BSR。邊界掃描寄存器電路僅在進行JTAG測試時有效，在集成電路正常工作時無效，不影響集成電路的功能。JTAG接口是一個業(yè)界標準,主要用于芯片測試等功能,使用IEEEStd1149.1聯(lián)合邊界掃描

接口引腳，支持JAMSTAPL標準，可以使用Altera下載電纜或主控器來完成。根據(jù)JTAG標準和altera芯片電路實際情況，如果需要JTAG正確工作需要保證以下3點：1.FPGAJTAG下載關鍵TMS,TCL,TDO,TDI必須定義正確，確保是芯片JTAG管腳；2.JTAG外圍管腳上拉或下拉電阻必須正確配置，參考芯片手冊，應如下圖配置：3.如果是BGA芯片,要保證BGA芯片正確可靠焊接。圖5.1JTAG下載電路5.2AS下載電路AS下載：分為兩步分進行。第一步，QII下載器把下載代碼燒寫到配置芯片中。第二步，芯片上電從配置芯片讀代碼配置芯片。AS下載電路參考ALTERFPGADATASHEET手冊，常規(guī)串行配置標準電路如下圖：圖5.2AS下載電路心得體會1、在程序的編寫過程中，我們應該首先分析各個端口的優(yōu)先級順序，這一點就可以利用if語句首先進行判斷。這一點是用VHDL語言進行設計數(shù)字邏輯電路的共同點，是我們學習過程中必須掌握的內(nèi)容。2、而在編寫vhdl源文件的過程中，我加深了對信號和變量的延時區(qū)別的理解和對process“內(nèi)部串行外部并行”的理解。3、實驗中我進一步熟悉了數(shù)字系統(tǒng)VHDL設計和仿真的流程，加深了對QuartusII軟件使用的理解。4、在實驗中，打開QuartusII軟件，建立一個新的工程時在寫頂層實體名時，實體名、文件名必須和建立工程時所設定的頂層實體名相同，這樣才不會出錯，這一點是我們使用QuartusII軟件時經(jīng)常犯的錯誤之一。5、實驗中，需要對每一個端口指定器件的引腳，在引腳指定過程中需要參照開發(fā)系統(tǒng)所給的I/O端口映射表，通過開發(fā)平臺上每個I/O器件附近的I/O編號，在映射表中找到相應的引腳名，填入相應的對話框。這一應該特別小心，也是實驗最后成敗的最為關鍵的一步。6、通過這次實驗，通過VGA顯示實驗，我加深了對EDA技術的理解，初步掌握了QuartusII軟件圖形編輯的使用。我接觸了使用VHDL編程的一些基本技術和方法，初步掌握QuartusII軟件的使用方法以及硬件編程下載的基本技能，對以后EDA的繼續(xù)學習奠定了基礎。

致謝

通過本次設計，我知道光靠在課堂上所學的知識，我們無法真正的將所學的各個科目的知識融會貫通,學以致用,思想也越來越遲緩,沒有創(chuàng)新的思維和活躍的思想。對我們學生來說，理論與實際同樣重要，這是我們以后在工作中證明自己能力的一個重要標準。通過了這次設計,我能更好的理解書本知識,相信也能夠更好的運用他它。在以后的學習和工作中，我們還會遇到許多類似的設計，但有了這次的經(jīng)驗，我相信我們都會盡自己的力做得更好！我們在對EDA這門技術上有了更深刻的認識，也從實踐的例子中去感受到了EDA設計給我們設計帶來的改變與進步。我們不僅掌握QuartusII軟件的使用，與此同時，我們還對電子設計的思路有了更多的認識。通過對EDA設計中的TOP-DOWN設計方式的運用，體會到了對于一個大型系統(tǒng)的設計方案選取應從頂向下的設計思路，這與傳統(tǒng)的至底向上的設計方式有很大改進，且設計效率得到大大提高。在設計中，我深刻感受到了老師對學生的那種誨人不倦的精神，老師不斷耐心地指導使我們少走彎路。參考文獻[1]閻石.數(shù)字電子技術基礎[M].高等教育出版社，2007[2]潘松，黃繼業(yè).EDA技術實用教程[M].北京:科學出版社,2002.[3]康華光.電子技術基礎第四版[M].北京：高等教育出版社，2001[4]喬廬峰，王志功.VHDL數(shù)字電路設計教程[M].電子工業(yè)出版社,2005[5]陳明.軟件工程學教程.科學出版社,2002

[6]李景華,杜玉遠.可編程邏輯器件與EDA技術.東北大學出版社,2000

[7]閻石.數(shù)字電子技術基礎.高等教育出版社,1998

[8]江國強.現(xiàn)代數(shù)字邏輯電路.電子工業(yè)出版社,2002附1源程序代碼LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;USEIEEE.STD_LOGIC_UNSIGNED.ALL;ENTITYCOLORIS PORT( CLK,MD:INSTD_LOGIC; HS,VS,R,G,B:OUTSTD_LOGIC);ENDCOLOR;ARCHITECTUREbehavOFCOLOR IS SIGNALHS1,VS1,FCLK,CCLK :STD_LOGIC; SIGNALMMD:STD_LOGIC_VECTOR(1DOWNTO0); SIGNALFS:STD_LOGIC_VECTOR(3DOWNTO0); SIGNALCC:STD_LOGIC_VECTOR(4DOWNTO0); SIGNALLL:STD_LOGIC_VECTOR(8DOWNTO0); SIGNALGRBX:STD_LOGIC_VECTOR(3DOWNTO1); SIGNALGRBY:STD_LOGIC_VECTOR(3DOWNTO1); SIGNALGRBP:STD_LOGIC_VECTOR(3DOWNTO1); SIGNALGRB:STD_LOGIC_VECTOR(3DOWNTO1);BEGIN GRB(2)<=(GRBP(2)XORMD)ANDHS1ANDVS1; GRB(3)<=(GRBP(3)XORMD)ANDHS1ANDVS1; GRB(1)<=(GRBP(1)XORMD)ANDHS1ANDVS1; PROCESS(MD)BEGIN IFMD'EVENTANDMD='0'THEN IFMMD="10"THENMMD<="00"; ELSEMMD<=MMD+1;ENDIF;ENDIF; ENDPROCESS; PROCESS(MMD) BEGIN IFMMD="00"THENGRBP<=GRBX; ELSIFMMD="01"THENGRBP<=GRBY; ELSIFMMD="10"THENGRBP<=GRBXXORGRBY; ELSEGRBP<="000";ENDIF; ENDPROCESS; PROCESS(CLK) BEGIN IFCLK'EVENTANDCLK='1'THEN IFFS=10THENFS<="0000"; ELSEFS<=(FS+1);ENDIF;ENDIF; ENDPROCESS; FCLK<=FS(3);CCLK<=CC(4); PROCESS(CCLK) BEGIN IFCCLK'EVENTANDCCLK='0' THEN IFLL=481THENLL<="000000000"; ELSELL<=LL+1;ENDIF; ENDIF; ENDPROCESS;PROCESS(FCLK)BEGIN IFFCLK'EVENTANDFCLK='1'THEN IFCC=26THENCC<="00000"; ELSECC<=CC+1;ENDIF;ENDIF; ENDPROCESS; PROCESS(CC,LL) BEGIN IFLL>479THENVS1<='0';--場同步 ELSEVS1<='1'; ENDIF;IFCC>20 THENHS1<='0';--行同步 ELSEHS1<='1'; ENDIF; ENDPROCESS; PROCESS(CC,LL) BEGIN IFCC<2THENGRBX<="111";--像素點 ELSIFCC<6THENGRBX<="110"; ELSIFCC<9THENGRBX<="101"; ELSIFCC<13THENGRBX<="100"; ELSIFCC<16THENGRBX<="011"; ELSIFCC<19THENGRBX<="010"; ELSIFCC<21THENGRBX<="001"; ELSEGRBX<="000"; ENDIF; IFLL<60THENGRBY<="111";--行間隔 ELSIFLL<130THENGRBY<="110"; ELSIFLL<180THENGRBY<="101"; ELSIFLL<240THENGRBY<="100";ELSIFLL<300THENGRBY<="011";ELSIFLL<360THENGRBY<="010";ELSIFLL<420THENGRBY<="001"; ELSEGRBY<="000"; ENDIF; ENDPROCESS; HS<=HS1;VS<=VS1;R<=GRB(2);G<=GRB(3);B<=GRB(1);ENDb