基于veriloghdl的dds相位累加器的設(shè)計(jì)

基于veriloghdl的dds相位累加器的設(shè)計(jì)

相位累加器的設(shè)計(jì)直接數(shù)字頻率合成技術(shù)（dds）是一種重要的色散格式合成方法。由于相位連續(xù)性、頻率分辨率高、頻率轉(zhuǎn)換速度快等優(yōu)點(diǎn)，它已廣泛應(yīng)用于通信系統(tǒng)、雷達(dá)系統(tǒng)、電視、設(shè)備等。圖1顯示了dds的基本工作原則。它主要由參考頻率源、相位累加器、函數(shù)功能表、D/A轉(zhuǎn)換、低通濾波器等組成。DDS的頻率轉(zhuǎn)換速度比起其它頻率合成器雖然有其獨(dú)特的優(yōu)勢(shì),但在許多電子系統(tǒng)中對(duì)速度要求比較高,而在DDS的系統(tǒng)中相位累加器是影響其速度的關(guān)鍵因素之一,DDS相位累加器的設(shè)計(jì)目前一般都采用比較流行的電子設(shè)計(jì)自動(dòng)化技術(shù)(EDA,ElectronicDesignAutomation),它的應(yīng)用使電子系統(tǒng)設(shè)計(jì)具有了更大的靈活性,用戶可根據(jù)自己的需要,利用硬件描述語(yǔ)言設(shè)計(jì)出符合自己要求的電路,但如何在有限的芯片資源下提高相位累加器的速度也就成為設(shè)計(jì)的關(guān)鍵。本文通過(guò)對(duì)基于VerilogHDL的DDS相位累加器的傳統(tǒng)設(shè)計(jì)方法的對(duì)比分析,提出了利用流水線技術(shù)加法器與寄存器結(jié)合在一起進(jìn)行相位累加器設(shè)計(jì)的方案,從而達(dá)到既提高速度又節(jié)約資源的目的,該方法在基于VLSI的各種設(shè)計(jì)中具有一定的參考價(jià)值。1加法器的設(shè)計(jì)相位累加器由加法器和寄存器構(gòu)成,如圖2所示。加法器完成加法,寄存器將加法器的結(jié)果加以保存作為下一次相加用,周而復(fù)始直到加法器出現(xiàn)溢出,如圖3、4、5中的sum所示,相位累加器的速度主要由加法器決定,要改善相位累加器速度就從加法器入手。加法器的設(shè)計(jì)主要有三種方法:串行加法器、并行加法器、流水線加法器,其中串行加法器結(jié)構(gòu)簡(jiǎn)單,但速度較慢;并行加法器雖速度較快,但受CPLD/FPGA的資源限制;所以流水線加法器在改善速度方面就是首選。由于相位累加器由加法器和寄存器構(gòu)成,在設(shè)計(jì)時(shí)有兩種途徑可選,一種是先設(shè)計(jì)加法器和寄存器然后再組成相位累加器,另一種是利用VerilogHDL自身的優(yōu)勢(shì)將加法器和寄存器結(jié)合在一起進(jìn)行設(shè)計(jì),二者在速度和資源利用方面各有優(yōu)勢(shì)。2進(jìn)行多位數(shù)的加速度運(yùn)算流水線技術(shù)在數(shù)字信號(hào)處理中有著廣泛的應(yīng)用,它是將一個(gè)算術(shù)操作分解成一些基本操作以達(dá)到提高速度的一種技術(shù)。例如,在進(jìn)行多位數(shù)的加法運(yùn)算時(shí),流水線技術(shù)是將一次完成的加法分成多步來(lái)完成,每一步的結(jié)果用寄存器鎖存,盡管單個(gè)運(yùn)算需多個(gè)時(shí)鐘周期才能完成,但是操作數(shù)是不斷地加到運(yùn)算輸入段的,總的效果是每個(gè)加法運(yùn)算平均耗費(fèi)的時(shí)間等于鎖存時(shí)鐘的周期,而鎖存的時(shí)間又由單個(gè)加法器完成一次加法所需的時(shí)間,并且級(jí)數(shù)分得越多,門(mén)延遲越短單個(gè)加法器完成一次加法所需的時(shí)間就越短。3傳統(tǒng)相位累積法的設(shè)計(jì)3.1實(shí)行epf10k10lc493器件的仿真無(wú)流水線相位累加器的VerilogHDL源程序如程序1所示,它采用了將加法器和寄存器結(jié)合在一起進(jìn)行設(shè)計(jì)的方法,將該設(shè)計(jì)綜合到Altera的EPF10K10LC84-3器件中,經(jīng)測(cè)試最大工作頻率為51.02MHZ,時(shí)鐘周期為19.6ns,仿真結(jié)果如圖3所示,資源占用如表2所示。VerilogHDL源程序1:3.2方案2:以過(guò)濾劑為使用,但以工作頻率為低先設(shè)計(jì)加法器和寄存器然后再組成相位累加器,其中加法器采用流水線設(shè)計(jì),該相位累加器的頂層VerilogHDL源程序如程序2所示,仿真結(jié)果如圖4所示。將該設(shè)計(jì)綜合到Altera的EPF10K10LC84-3器件中,經(jīng)測(cè)試最大工作頻率為114.9MHZ,時(shí)鐘周期為8.7ns,資源占用如表2所示。VerilogHDL源程序2:上述兩種方案中,無(wú)流水線加法器與寄存器結(jié)合在一起的相位累加器設(shè)計(jì)在節(jié)約資源方面占優(yōu)勢(shì),但速度較低;而基于流水線技術(shù)的加法器和寄存器分開(kāi)設(shè)計(jì)的相位累加器在速度方面占優(yōu)勢(shì),但是以犧牲資源為代價(jià)。利用二者的優(yōu)勢(shì),下面采用基于流水線技術(shù)的加法器與寄存器結(jié)合在一起進(jìn)行相位累加器的設(shè)計(jì)。4基于線條技術(shù)的加權(quán)工具和記錄相結(jié)合的相位疲勞工具設(shè)計(jì)4.1加法器進(jìn)位控制八位相位累加器的四級(jí)流水線設(shè)計(jì),加法器采用5級(jí)鎖存,4級(jí)加法,最前的一級(jí)實(shí)現(xiàn)2位數(shù)的相加,后面3級(jí)加法器實(shí)現(xiàn)2位數(shù)與一個(gè)進(jìn)位的相加,整個(gè)加法器的速度由2位加法器決定,VerilogHDL源程序如程序3所示。VerilogHDL源程序3:4.2直接數(shù)字頻率合成器設(shè)計(jì)八位相位累加器的四級(jí)流水線設(shè)計(jì)的仿真結(jié)果如圖5所示,其中ina為相位累加器的輸入控制字,在設(shè)計(jì)直接數(shù)字頻率合成器時(shí)根據(jù)所需的頻率控制字加以設(shè)定。由M=2N/ina,其中N為相位累加器的位數(shù),M為相位累加器輸出sum的變化周期,則M=8。5利用線索技術(shù)的加法器與設(shè)備的組合設(shè)計(jì)從各自的仿真結(jié)果可見(jiàn)它們完成的功能是完全一致的,從速度和資源占用比較(如表1、2所示)中可以看出采用流水線技術(shù)的相位累加器的速度是無(wú)流水線的相位累加器的速度的兩倍以上,但速度的提高是以犧牲資源為代價(jià),采用流水線技術(shù)的相位累加器的資源占用是無(wú)流水線的相位累加器的資源占用的大約4倍。在同樣采用流水線技術(shù)時(shí),結(jié)合在一起設(shè)計(jì)比分開(kāi)設(shè)計(jì)雖然速度略有下降,但更節(jié)約資源且程序也簡(jiǎn)潔,所以采用流水線技術(shù)有利于提高速度,采用非流水線技術(shù)的加法器與寄存器結(jié)合在一起的設(shè)計(jì)有利于節(jié)約資源,為了既提高速度又節(jié)約資源,采用流水線技術(shù)的加法器與寄存器結(jié)合在一起的方案就是首選。另外經(jīng)過(guò)驗(yàn)證在同樣采用流水線技術(shù)時(shí),級(jí)數(shù)的多少也影響其速度和資源,如采用兩級(jí)流水線技術(shù)的八位相位累加器,將設(shè)計(jì)綜合到Altera的EPF10K10LC84-3器件中,經(jīng)測(cè)試其最大工作頻率為75.75MHZ,時(shí)鐘周期為13.2ns.邏輯單元利用了6%。6相位累加器設(shè)計(jì)通過(guò)利用VerilogHDL及流水線技術(shù)加法器與寄存器結(jié)合在一起進(jìn)行設(shè)計(jì)