可測試性設(shè)計(jì)與atpg

1可測試性設(shè)計(jì)DFT

2SummaryWhatis

DFTandATPG,whyneededinGate(Logic)Level？

FaultModelStuck-at故障模型、時(shí)延故障模型、基于電流的故障模型基于Stuck-at故障模型的組合電路故障偵測/測試向量生成（CombinationalLogicATPG：Dalgorithm）DFTSCAN：canTestingSequentialLogicwithCombinationalLogicATPGBIST:MBIST、LBISTIDDQATPGATE3FaultModel測試的發(fā)展歷史DFT設(shè)計(jì)流程4WhyTesting因?yàn)椋盒酒谏a(chǎn)過程中會(huì)產(chǎn)生的電路結(jié)構(gòu)上的制造缺陷！所以：我們需要通過測試來挑出那些有制造缺陷的成品芯片，防止其流入用戶手中！5WhatisTesting

測試(Testing)所要檢查的不是設(shè)計(jì)的功能錯(cuò)誤，而是芯片在生產(chǎn)過程中引入的電路結(jié)構(gòu)上的制造缺陷(physicaldefects)測試并不關(guān)心設(shè)計(jì)本身具體實(shí)現(xiàn)了什么功能，而是要想辦法測試其是否有制造缺陷。對(duì)一個(gè)測試工程師來說，一塊MPEG解碼芯片和一塊USB接口芯片并沒有太大的區(qū)別，因?yàn)樾酒δ苁窃O(shè)計(jì)過程應(yīng)解決的問題了測試是向一個(gè)處于已知狀態(tài)的對(duì)象施加確定的輸入激勵(lì)，并測量其確定的輸出響應(yīng)與“理想”的期待響應(yīng)進(jìn)行比較，進(jìn)而判斷被測對(duì)象是否存在故障類似以前講過的RTL仿真（功能仿真）的過程6

HowTesting：ProductTesting

自動(dòng)測試儀(AutomaticTestEquipment,ATE)上運(yùn)行的測試程序通常包含如下信息：激勵(lì)向量，響應(yīng)向量，以及控制和確定ATE時(shí)序所需要的信息等7FaultModel測試的發(fā)展歷史DFT設(shè)計(jì)流程8

WhatisaPhysicalDefect?

9

CMOS工藝中常見的制造缺陷或曰物理缺陷（PhysicalDefect）包括：對(duì)地和對(duì)電源的短路由塵粒引起的連線斷路金屬穿通(metalspike-through)引起的晶體管源或漏的短路等10PhysicalDefects

FaultModel不管是對(duì)封裝好的成品還是對(duì)尚未封裝的“裸片”（die），要將探針伸入芯片結(jié)構(gòu)內(nèi)部進(jìn)行測試，無論從技術(shù)或是經(jīng)濟(jì)角度都是根本不可行的。對(duì)芯片的測試只有通過有限的輸入/輸出管腳(I/Opin)來完成需要通過對(duì)芯片內(nèi)部制造缺陷引起的電路故障建立邏輯上的模型，從而通過測量電路在輸入輸出管腳上行為，來判斷芯片內(nèi)部是否存在制造缺陷PhysicalDefects（制造缺陷）

FaultModel（故障模型）11

故障模型

由于引起芯片發(fā)生故障的制造缺陷原因多種多樣，為了便于分析和判斷故障，需要將故障的特征進(jìn)行抽象和分類，把呈現(xiàn)同樣效果的故障歸并成同一種故障類型，并使用同一種描述方法，這種故障描述方式稱為故障模型

當(dāng)前VLSI設(shè)計(jì)中常用的故障模型固定型故障模型(stuck-atfaultmodel)：使用最多時(shí)延故障模型(delayfaultmodel)基于電流的故障模型(current-basedfaultmodel)…..FaultModel（故障模型）12

FaultModel

Stuck-at故障模型時(shí)延故障模型跳變延時(shí)(transitiondelay)故障模型路徑延時(shí)(pathdelay)故障模型基于電流的故障模型13

Stuck-AtFaultModel

14

Single-Stuck-AtFaultModel

Stuck-AtFaultModel（SSA）的“單故障假設(shè)”：在每一個(gè)被測芯片DUT(deviceundertest)上最多只會(huì)出現(xiàn)一個(gè)故障實(shí)際上在一塊芯片上同時(shí)出現(xiàn)多個(gè)故障的可能性非常小即使一塊芯片出現(xiàn)了多個(gè)故障，那么它幾乎不可能通過基于“單故障假設(shè)”的測試從工程角度考慮，如果不采用這個(gè)假設(shè)，會(huì)大大增加計(jì)算復(fù)雜度，遠(yuǎn)遠(yuǎn)超出目前可能的計(jì)算能力15基于Stuck-at故障模型的

組合電路故障偵測/測試向量生成有了Stuck-at故障模型，如何通過IO端口來偵測到故障，生成測試向量（TestPattern）？ASA-Fault-DetectionAlgorithmforCombinationalLogicNetwork：DAlgorithm（CombinationalLogicATPG

）算法步驟TargetaSAFaultActivatetheSAFaultPropagateFaultEffectRecordtheTestPattern16

TargetaSAFault(1/4)

17

ActivatetheSAFault(2/4)

18

PropagateFaultEffect(3/4)

19

RecordtheTestPattern(4/4)

AnatomyofaTestPattern20AreAllFaultsDetectable?21HowManyStuck-AtFaults?22EquivalentFaults(1/3)23EquivalentFaults(2/3)24EquivalentFaults(3/3)25

FaultModel

Stuck-at故障模型時(shí)延故障模型跳變延時(shí)(transitiondelay)故障模型路徑延時(shí)(pathdelay)故障模型基于電流的故障模型26

跳變時(shí)延故障模型

可以看作是對(duì)SA故障模型的增強(qiáng)，增加了對(duì)時(shí)域特性的約束在這種故障測試中，先強(qiáng)制驅(qū)動(dòng)測試點(diǎn)電平到故障值，然后在輸入點(diǎn)加上一個(gè)跳變的激勵(lì)，經(jīng)過給定時(shí)間后檢測測試點(diǎn)是否跳變至正確值與stuck-at模型的靜態(tài)檢測不同，跳變延時(shí)可以檢測出門級(jí)電路上的上升跳變過慢(STR，slow-to-rise)或者下降跳變過慢(STF，slow-to-fall)故障也稱為門時(shí)延故障模型，因?yàn)檫@種模型的故障都可以歸結(jié)于門輸入/輸出過慢27

路徑時(shí)延故障模型

路徑時(shí)延故障模型與跳變時(shí)延故障模型基本上類似，路徑時(shí)延故障模型可以看作是對(duì)指定路徑上所有組合門電路的跳變時(shí)延之和的故障判斷28

FaultModel

Stuck-at故障模型時(shí)延故障模型跳變延時(shí)(transitiondelay)故障模型路徑延時(shí)(pathdelay)故障模型基于電流的故障模型29

靜態(tài)電流Iddq

Iddq

指CMOS電路在所有門處于靜態(tài)下的電源總電流在CMOS邏輯中非翻轉(zhuǎn)狀態(tài)的門只消耗靜態(tài)或者二極管反向(diodereverse)電流。由于靜態(tài)時(shí)PMOS和NMOS管不會(huì)同時(shí)導(dǎo)通,流過它的僅是漏電流即靜態(tài)電流Iddq

，約為1nA。對(duì)于一塊大規(guī)模集成電路，其Iddq應(yīng)在uA級(jí)（Iddq大小與集成度有關(guān)）

任何導(dǎo)通的橋接、短路和斷路故障都將導(dǎo)致靜態(tài)電流Iddq上升一個(gè)數(shù)量級(jí)以上30

基于電流的故障模型

可能會(huì)導(dǎo)致過大靜態(tài)電流的故障不一定導(dǎo)致邏輯錯(cuò)誤，但會(huì)導(dǎo)致潛在的錯(cuò)誤行為和早期故障，出現(xiàn)可靠性方面問題的可能。比如一個(gè)尚能正常工作的電路將來可能由于金屬遷移(metalmigration)等機(jī)制而逐漸失效在一些關(guān)鍵場合(如心臟起搏器)，出現(xiàn)任何不正常的行為都應(yīng)被認(rèn)做是故障常見的兩類基于電流的故障模型pseudo-stuck-at故障模型主要建立在SA故障模型上：在單純的SA模型中，觀察代表邏輯值1或者0的電壓值；而在pseudo-stuck-at故障模型中，則是先將故障效應(yīng)加到指定點(diǎn)，然后觀察電源對(duì)整個(gè)芯片輸出的電流大小toggle故障模型31故障檢測分類：面向故障測試：尋找故障模型化的故障點(diǎn)功能測試：測試芯片的所有功能完整測試：遍歷所有的輸入向量32完整測試優(yōu)點(diǎn)：

1.遍歷所有的輸入輸出，因此故障率能達(dá)到100%缺點(diǎn)：

1.由于測試向量繁多，導(dǎo)致測試周期相當(dāng)?shù)拈L。

2.不適用于大規(guī)模集成電路測試。33功能測試優(yōu)點(diǎn)：

1.相對(duì)于完整測試，功能測試可以省去大部分的冗余向量，縮短測試周期。缺點(diǎn)：

1.需要對(duì)芯片有所了解，這樣不利于高效率的測試。

2.故障覆蓋率不高，不能覆蓋到所有的故障點(diǎn)。34面向故障測試 優(yōu)點(diǎn)：

1.使用ATPG工具，面向故障點(diǎn)，生成優(yōu)化的測試向量，高效率的對(duì)電路進(jìn)行測試，大大的縮短了測試周期。

2.同時(shí)也彌補(bǔ)了功能測試的不足，由于測試工程師面向的是故障模型。因此，所有芯片對(duì)于他們而言都是同等的。

3.故障覆蓋率理論上可以達(dá)到100%35WhatisATPGATPG：自動(dòng)測試向量生成通過特定的ATPG工具，結(jié)合特定的算法，針對(duì)不同的電路生成最優(yōu)化的測試向量，從而能夠在保證故障覆蓋率100%的基礎(chǔ)上縮短測試周期。ATPG工具可以滿足大部分生產(chǎn)測試中所需的測試向量自動(dòng)生成的要求，自動(dòng)生成的測試向量提供給ATE測試程序用36FaultModel測試的發(fā)展歷史DFT設(shè)計(jì)流程37測試的發(fā)展歷史 70,80s功能測試面向故障測試+ATPG工具<D算法>小芯片，覆蓋率小芯片，數(shù)量少IOvs大規(guī)模電路，需要對(duì)特定的故障點(diǎn)提前賦值面向故障測試+ATPG工具+DFT1.1970s在CherryHill測試會(huì)議上被提出。2.已經(jīng)形成了集成電路設(shè)計(jì)的有關(guān)工業(yè)標(biāo)準(zhǔn)IEEE1149.IEEE150038FaultModel測試的發(fā)展歷史DFT設(shè)計(jì)流程39

WhatisDFT結(jié)合專門的EDA工具，在設(shè)計(jì)流程中盡早考慮測試的要求，在設(shè)計(jì)階段就為將來的測試工作設(shè)計(jì)專門用于測試的硬件邏輯。這種通過增加額外的邏輯以增強(qiáng)設(shè)計(jì)的可測試性的工作就是可測試性設(shè)計(jì)(DFT，DesignforTestability)40DFT的作用提高產(chǎn)品質(zhì)量降低測試成本41

幾種常見的DFT技術(shù)掃描(SCAN)測試

將電路中的存儲(chǔ)單元（寄存器Register）轉(zhuǎn)化成為可控制和可觀察的存儲(chǔ)單元（寄存器），將這些單元連接成一個(gè)或多個(gè)移位寄存器，即掃描鏈內(nèi)建自測試(BIST)

在電路內(nèi)部增加測試電路結(jié)構(gòu)，在測試時(shí)這個(gè)測試電路結(jié)構(gòu)能夠自己產(chǎn)生激勵(lì)和比較響應(yīng)靜態(tài)電流(IDDQ)測試

若存在電流性故障,會(huì)使電路在靜態(tài)時(shí)產(chǎn)生一個(gè)高于正常值的電流。42掃描測試技術(shù)

1基本原理和方法

2掃描測試策略

3基于掃描測試的芯片測試步驟

43TestingSequentialLogic：

SequentiallogicATPGbasedonDalgorithm44

HandlingRegisterStages

45

TestPatternwithThreeCycles

46

AssessmentofSequentiallogicATPG

Thenhow?47TestingSequentialLogic：

CombinationalLogicATPGwithhelpofFull-ScanDesignsScannableEquivalentFlip-Flop48

TheFull-ScanStrategy

49

ScanChains

50掃描測試Summarized（1）◆掃描測試的基本原理將一個(gè)集成電路內(nèi)所有寄存器改成Scannable后串接起來，組成一個(gè)移位寄存器，使得從外部能容易地控制并直接觀察這些狀態(tài)存儲(chǔ)單元中的內(nèi)容掃描測試將時(shí)序電路測試轉(zhuǎn)化為組合電路測試掃描測試的設(shè)計(jì)要保證各個(gè)寄存器可以和組合電路完全隔離開來，以便寄存器的狀態(tài)可隨意設(shè)置，同時(shí)保證寄存器的輸出可觀察

51

掃描測試Summarized（2）

掃描測試的基本設(shè)計(jì)步驟將電路中的寄存器轉(zhuǎn)化成為可控制和可觀察的寄存器，一般是用帶掃描功能的寄存器代替邏輯電路中的寄存器再把這些寄存器連接成一個(gè)或多個(gè)移位寄存器，即掃描鏈當(dāng)電路處于掃描模式（測試模式）時(shí)，就可以向掃描鏈（掃描寄存器）中移入/移出數(shù)據(jù)，52

掃描測試Summarized（3）

掃描測試的缺點(diǎn)①每個(gè)寄存器的結(jié)構(gòu)由于掃描測試模式與正常工作模式切換的需要，必然會(huì)復(fù)雜化；加上大量附加的內(nèi)部互連線，使芯片面積增大②寄存器中增加的控制使電路速度降低，雙穩(wěn)的翻轉(zhuǎn)時(shí)間可能增加1∽2ns；

53掃描測試技術(shù)

1基本原理和方法

2掃描測試策略

3基于掃描測試的芯片測試步驟

54

掃描測試的兩種方式全掃描技術(shù)（FullScan）

以面積和速度為代價(jià)

部分掃描技術(shù)（PartialScan）

只選擇一部分寄存器構(gòu)成移位寄存器，可以降低了掃描設(shè)計(jì)的硬件消耗和測試響應(yīng)時(shí)間

掃描測試策略

55掃描測試技術(shù)

1基本原理和方法2掃描測試策略

3基于掃描測試的芯片測試步驟

56

電路由正常工作模式轉(zhuǎn)換到掃描測試模式，各寄存器變?yōu)閽呙桄溕系囊莆患拇嫫?；在測試時(shí)鐘控制下，先進(jìn)行初始化測試，即對(duì)掃描測試切換和移位寄存器進(jìn)行測試，寫入一連串的0/1；如果初始化測試正確，開始在芯片測試輸入端串行地加入輸入測試向量，即由測試時(shí)鐘對(duì)移位寄存器串行寫入一連串0/1作為組合邏輯部分的次級(jí)輸入；電路切換回正常模式，時(shí)鐘作用一次，將組合邏輯的運(yùn)算結(jié)果（次級(jí)輸出）打入移位寄存器；電路切換回測試模式，由測試時(shí)鐘將移位寄存器中保存的數(shù)據(jù)由測試輸出腳串行輸出。③至⑤步重復(fù)，以檢查電路中所有的組合邏輯部分掃描測試的芯片測試步驟57

內(nèi)建自測試技術(shù)（BIST）

58BIST為了彌補(bǔ)內(nèi)部掃描技術(shù)的不足，出現(xiàn)了內(nèi)建自測試可以進(jìn)行全速測試，ATE測試臺(tái)的測試頻率只有10M，無法檢測出只有全速測試下才能檢測到的故障?？梢詳[脫對(duì)ATE的依賴，BIST結(jié)構(gòu)使能后自動(dòng)完成故障檢測和診斷。BIST將BIST邏輯電路結(jié)構(gòu)嵌入到被測電路內(nèi)部主要完成測試向量生成和輸出響應(yīng)分析兩個(gè)任務(wù)通過分析CUT響應(yīng)輸出，判斷CUT是否有故障對(duì)數(shù)字電路進(jìn)行BIST測試，需要增加三個(gè)硬件部分：測試向量產(chǎn)生器（Test-Pattern-Generator,TPG）輸出響應(yīng)分析器(Result-Analyzer,RA)BIST控制電路（BISTController）BIST可分為存儲(chǔ)器BIST（MBIST）邏輯電路BIST（LBIST）59MBIST：Why？各種類型的獨(dú)立存儲(chǔ)器，以及VLSI特別是SOC中存在的各種類型的嵌入式存儲(chǔ)器，包括SRAM、DRAM、ROM、FLASH等，由于布局緊密，容易出現(xiàn)故障由于存儲(chǔ)器的自身結(jié)構(gòu)特點(diǎn)，其故障類型不同于一般邏輯設(shè)計(jì)的故障類型，使得掃描測試等技術(shù)所支持的故障類型和測試方法難以滿足要求存儲(chǔ)器內(nèi)建自測試（MBIST）技術(shù)成為目前大規(guī)模存儲(chǔ)器測試最通用的方法60MBIST：硬件結(jié)構(gòu)MBIST需要給存儲(chǔ)器加測試控制電路和測試外包電路，負(fù)責(zé)存儲(chǔ)器的測試及控制功能61工作原理1.MBIST控制模塊被使能之后，向量生成器自動(dòng)生成測試向量。2.將激勵(lì)加到存儲(chǔ)器的輸入端，進(jìn)行讀寫測試。3.將輸出值與預(yù)期值進(jìn)行比較，一旦不匹配，則將故障標(biāo)志位拉高。4.測試所有基本單元，直到測試結(jié)束。5.根據(jù)故障標(biāo)志位來判斷RAM是否存在故障。62LBIST：Why？LBIST的應(yīng)用場合對(duì)于邏輯電路，以一個(gè)上百萬門的嵌入式微處理器為例，如采用全掃描大概要增加10％芯片面積。全掃描設(shè)計(jì)可以取得較高的故障覆蓋率，但可能在處理器關(guān)鍵路徑上增加DFT電路，從而增加電路延時(shí)、降低電路性能因此，微處理器的數(shù)據(jù)通道（Datapath）可以采用基于指令的LBIST內(nèi)建自測試方法來進(jìn)行測試63LBIST：How？測試控制寄存器（TCR）：在測試模式下，掃描輸入微處理器的指令操作碼線性反饋移位寄存器（LFSR）：LFSR自動(dòng)生成隨機(jī)數(shù)據(jù)，提供測試模式下的操作數(shù)多輸入特征寄存器（MISR）：壓縮指令執(zhí)行單元的執(zhí)行結(jié)果，生成測試響應(yīng)的特征值LBIST需要對(duì)微處理器的Datapath增加三個(gè)寄存器64

靜態(tài)電流(IDDQ)測試

65IDDQ測試（1）為了檢測CMOS電路中的某一個(gè)故障,首先必須生成能激活該故障的IDDQ測試向量，該IDDQ測試向量必須在該故障條件下能夠制造一條或多條由VDD到VSS的低電阻通路，相當(dāng)于電壓測試中的故障激活和傳播但是同電壓測試不一樣，IDDQ測試不需要把故障效應(yīng)傳播到原始輸出端，因?yàn)镮DDQ測試并不在原始輸出端，這是IDDQ實(shí)際應(yīng)用時(shí)的方便之處缺點(diǎn)需要精確地測量電流由于IDDQ的穩(wěn)定需要一定時(shí)間，所以測試速度慢66IDDQ測試（2）有三種類型的IDDQ測試集：采用完備電壓測試集，對(duì)每一個(gè)電壓測試都測IDDQ，但由于IDDQ測試比較慢，這種辦法不可取選擇少于1%的電壓測試加測IDDQ，目前工業(yè)界都采用選擇方式生成專門的IDDQ測試向量67FaultModelDFTDFT-ATPG-ATE設(shè)計(jì)流程68

DFT→ATPG

在DFT工具完成其硬件結(jié)構(gòu)設(shè)計(jì)部分工作后，需要將設(shè)計(jì)轉(zhuǎn)交給ATPG工具（如Synopsys的TetraMax）自動(dòng)生成測試向量。需要轉(zhuǎn)交的包括兩個(gè)文件:網(wǎng)表文件：提供設(shè)計(jì)的具體描述（包括了DFT電路）測試協(xié)議文件，告訴ATPG工具所采用的測試協(xié)議：包括設(shè)計(jì)的輸入、輸出、時(shí)鐘、測試波形等信息ATPG工具自動(dòng)生成測試向量文件（STIL格式）

69故障覆蓋率(FaultCoverage)通常芯片測試方案并不能測出芯片上所有可能的故障一些故障本身就是沒法檢測的極少數(shù)的故障非常難檢測，以至要檢測它們的代價(jià)過高從而被放棄故障覆蓋率：測試方案可以測到的故障數(shù)除以故障總數(shù)量實(shí)現(xiàn)盡可能高的故障覆蓋率是測試的最終目標(biāo)，故障覆蓋率自然成為了評(píng)價(jià)測試方案優(yōu)劣的最重要的指標(biāo)70FromATPGtoATE71自動(dòng)測試儀ATE（1）自動(dòng)測試儀的基本構(gòu)成一組帶有一定內(nèi)存（用于存儲(chǔ)測試向量）的測試通道一系列時(shí)鐘發(fā)生器一系列電源這些資源通過支撐著芯片的插口(socket)裝載板(loadboard)加到芯片上72自動(dòng)測試儀ATE（2）自動(dòng)測試儀可能還有的其他一些資源用以進(jìn)行算法內(nèi)存測試的內(nèi)存測試功能(MTF,memorytestfunction)模數(shù)轉(zhuǎn)換器(ADC)和數(shù)模轉(zhuǎn)換器(DAC)測試Idd和Iddq的電流測量設(shè)備用以驗(yàn)證或同步輸出時(shí)鐘信號(hào)的頻率計(jì)73自動(dòng)測試儀ATE（3）自動(dòng)測試儀的主要指標(biāo)測試通道的數(shù)量測試通道的內(nèi)存容量（內(nèi)存深度）測試頻率測量精度74HowaFaultisDetectedonATE75TestPatternExecutiononATE76TestPatternsOverlap77

FaultModel測試的發(fā)展歷史DFT設(shè)計(jì)流程78設(shè)計(jì)需求 1.MBIST（RTLcode）

使用工具：

MBISTarchitect（Mentor）+VCS|Modelsim2.Boundaryscan（RTLcode）BSDarchitect（Mentor）+VCS|Modelsim3.fullscan|partialscan（gate_level）DFTadvisor+Fastscan+VCS|Modelsim79SpecificationExecutablemodelRTLcodeGate-levelnetlistCell/interconnectlevelpositionMask-levelgeometrySystem(Behavioral)levelRTLGate(Logic)levelLayout(Physical)Level設(shè)計(jì)階段（設(shè)計(jì)抽象層）設(shè)計(jì)結(jié)果80VLSI設(shè)計(jì)流程及典型EDA工具+常用的EDA工具

CadenceSynopsysMagmaMentorGraphics81MBISTarchitect82MBISTarchitect在設(shè)計(jì)階段，根據(jù)不同的設(shè)計(jì)目標(biāo)(RAM)向工具提交不同的設(shè)計(jì)信息，令工具生成自定義的MBISTlogic指定測試算法，根據(jù)RAM的結(jié)構(gòu)和算法，在設(shè)計(jì)階段工具將測試向量集成在測試向量生成器當(dāng)中。因此，一旦設(shè)計(jì)完成，向量生成器的測試向量就無法更改了。除了測試功能之外，工具還能插入診斷，修復(fù)模塊，可以對(duì)故障進(jìn)行診斷定位及修復(fù)，提高芯片的利用率，降低芯片成本。83BSDarchitect盡管測試及可測試性設(shè)計(jì)的方法可以擴(kuò)展到板級(jí)或系統(tǒng)級(jí)，但是板級(jí)與系統(tǒng)級(jí)的測試不僅是對(duì)單個(gè)IC或模塊的測試問題，還有IC之間或者PCB之間連接的測試問題，這種情況下電路的測試就更加復(fù)雜。板級(jí)測試一般采用帶有專有夾具的測試設(shè)備通過單個(gè)I/O管腳來完成，隨著板上元器件數(shù)量的日益增多，測試的難度也越來越大。解決這些問題的一種方法就是把掃描設(shè)計(jì)思想擴(kuò)展到整個(gè)板級(jí)或系統(tǒng)級(jí)，即邊界掃描設(shè)計(jì)。84BSDarchitect85BSDarchitect1.根據(jù)用戶使用的IO的不同，工具可以會(huì)自動(dòng)生成特定的boundary