2013 數(shù)字電路設(shè)計試卷答案_第1頁
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文檔簡介

2、解答問題時，請給出必要的步驟，并注意結(jié)構(gòu)完整；4、模擬部分和數(shù)字部分分別計分。11一、((四二四二一A.綜合就是把抽象設(shè)計層次中的一種表示轉(zhuǎn)化成另一種表示的過程；C.綜合就是將行為描述邏輯轉(zhuǎn)換成門級結(jié)構(gòu)表示的一個映射過程；映射關(guān)系是唯一的。2．不完整的IF語句，其綜合結(jié)果可實現(xiàn)A。A.時序邏輯電路B.組合邏輯電路C.雙向電路D.三態(tài)控制電路5．下列表達(dá)式中正確的是C1．相對于VHDL，VerilogHDL在語法結(jié)構(gòu)方面更加靈活，同時對于不同的行為抽象級別），出不僅取決于當(dāng)前狀態(tài)，還取決于輸入；另一種稱為Moore狀態(tài)機，其時序邏輯??);1input??.;2output??；3rega,b??；??..)??..)8a=??.；9b=??.；1．請利用行為描述的方式設(shè)計一個1位D觸發(fā)器，包括一個異步清零端clr，一個時鐘接入端clk，一個數(shù)據(jù)輸入端d，一個數(shù)據(jù)輸出端q，一個數(shù)據(jù)輸出反向端qb；基于此，利INinputd,clk,clr;inputIN,clk,clrb;D_FFD1(IN,clrb,clk,Q[0],),D2(Q[0],clrb,clk,Q[1],),D3(Q[1],clrb,clk,Q[2],),CLKCLKif(!clr)D3(Q[2],clrb,clk,Q[3],);+XYinputRST,CLK,X;Y<=Y^X;），inputrst,clk;if(!clr)if(!clr)2．設(shè)計一個密碼鎖，密碼控制電路由一個密碼校驗?zāi)K和時序控制模塊組成。打開密碼鎖），超過30s，則自動清零，需重新按“#”號開啟下一個開鎖過程；如果在30s以內(nèi)，密碼輸入完畢，則按“OK”按鈕（送往密碼校驗?zāi)K和時序控制模塊），當(dāng)密碼校驗?zāi)K返回密碼正確，則密碼鎖被打開，直到密碼箱關(guān)閉并送給時序控制模塊close信號；如果p1“#”電平（電平信號，高電平有效，手離開按鈕信號消失）p2“OK”電平（電平信號，高電平有效，手離開按鈕信號消失）一個時鐘周期以內(nèi)）VeriVeri2）為了實現(xiàn)密碼管理功能增強，約定密碼校驗時，最多只能連續(xù)輸入3次錯誤密碼，否則

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