課后習(xí)題答案 第3章 門電路

數(shù)字電子技術(shù)基礎(chǔ)第三章習(xí)題答案

3-1如圖3-63a~d所示4個(gè)TTL門電路，A、B端輸入的波形如圖e所示，試分

別畫出Fl、F2、F3和F4的波形圖。

略

3-2電路如圖3-64a所示，輸入A、B的電壓波形如圖3-64b所示，試畫出各個(gè)

門電路輸出端的電壓波形。

略

3-3在圖3-7所示的正邏輯與門和圖3-8所示的正邏輯或門電路中，若改用負(fù)邏

輯，試列出它們的邏輯真值表，并說(shuō)明F和A、B之間是什么邏輯關(guān)系。

答：（1）圖3-7負(fù)邏輯真值表

ABF

000

011

101

111

F與A、B之間相當(dāng)于正邏輯的“或”操作。

（2）圖3-8負(fù)邏輯真值表

ABF

000

010

100

111

F與A、B之間相當(dāng)于正邏輯的“與”操作。

3-4試說(shuō)明能否將與非門、或非門、異或門當(dāng)做反相器使用？如果可以，各輸

入端應(yīng)如何連接？

答：三種門經(jīng)過(guò)處理以后均可以實(shí)現(xiàn)反相器功能。（1）與非門：將多余輸入端

接至高電平或與另一端并聯(lián)；（2）或非門：將多余輸入端接至低電平或與另一端

并聯(lián)；（3）異或門：將另一個(gè)輸入端接高電平。

3-5為了實(shí)現(xiàn)圖3-65所示的各TTL門電路輸出端所示的邏輯關(guān)系，請(qǐng)合理地將

多余的輸入端進(jìn)行處理。

答：a）多余輸入端可以懸空，但建議接高電平或與另兩個(gè)輸入端的一端相

連；

b）多余輸入端接低電平或與另兩個(gè)輸入端的一端相連；

c）未用與門的兩個(gè)輸入端至少一端接低電平，另一端可以懸空、接高電

平或接低電平；

d）未用或門的兩個(gè)輸入端懸空或都接高電平。

3-6如要實(shí)現(xiàn)圖3-66所示各TTL門電路輸出端所示的邏輯關(guān)系，請(qǐng)分析電路輸

入端的連接是否正確？若不正確，請(qǐng)予以改正。

答:a）不正確。輸入電阻過(guò)小，相當(dāng)于接低電平，因此將50Q提高到至少2KC。

b）不正確。第三腳Vcc應(yīng)該接低電平。

c）不正確。萬(wàn)用表一般內(nèi)阻大于2KC,從而使輸出結(jié)果0。因此多余輸

入端應(yīng)接低電平，萬(wàn)用表只能測(cè)量A或B的輸入電壓。

3-7（修改原題，圖中橫向電阻改為6k。，縱向電阻改為3.5kQ，B=30改為p=80）

為了提高TTL與非門的帶負(fù)載能力，可在其輸出端接一個(gè)NPN晶體管，組成如

圖3-67所示的開(kāi)關(guān)電路。當(dāng)與非門輸出高電平VOH=3.6V時(shí)，晶體管能為負(fù)載提

供的最大電流是多少？

答：如果輸出高電平，則其輸出電流為（3.6-0.7）/6=483“A,而與非門輸出高

電平時(shí)最大負(fù)載電流是400“A,因此最大電流口=（400-0.7/3.5）x80=16mA。

3-8如圖3-68所示TTL與非門，其多發(fā)射晶體管的基極電阻Ri=2.8kQ,若在

A輸入端分別為5V、3.6V、0.6V、0.3V、0V的電壓，試分析計(jì)算接到B輸入端

的電壓表的讀數(shù)是多少？輸出電壓vo是多少？

答：（1）當(dāng)輸入5V時(shí)，表的電壓讀數(shù)為1.4V,vo=OV;

（2）當(dāng)輸入3.6V時(shí)，表的電壓讀數(shù)為L(zhǎng)4V,vo=OV;

（3）當(dāng)輸入0.6V時(shí)，表的電壓讀數(shù)為0.6V,vo=3.6V;

（4）當(dāng)輸入0.3V時(shí)，表的電壓讀數(shù)為0.3V,vo=3.6V;

（5）當(dāng)輸入0V時(shí)，表的電壓讀數(shù)為0V,vo=3.6V;

3-9用雙線示波器觀測(cè)到某TTL與非門的輸入信號(hào)vi和輸出信號(hào)vo的波形如

圖3-69所示，試求此與非門的傳輸延遲時(shí)間tPHL、tPLH和平均傳輸延遲時(shí)間tPD。

答：tPHL=7ns,tpLH=10ns?tpo=8.5ns

3-10為什么說(shuō)TTL與非門的輸入端懸空相當(dāng)于接高電平？多余的輸入端應(yīng)如

何處理？

答：由于TTL與非門輸入端負(fù)載特性決定，當(dāng)輸入端懸空時(shí)，輸出將為低電

平，因此相當(dāng)于接入高電平。因此多余的輸入端懸空，或接高電平。

3-11有TTL與非門、或非門和三態(tài)門組成的電路如圖3-70a所示，圖b是各輸

入端的輸入波形，試畫出Fi和F2的波形圖。

答：（1）當(dāng)E為高電平時(shí)，緩沖器（三態(tài)門）輸出為高阻，對(duì)應(yīng)與非門與或

非門的輸入相當(dāng)于懸空，而TTL門懸空相當(dāng)于輸入高電平，因此耳=豆耳=0。

（2）當(dāng)E為低電平時(shí)，緩沖器（三態(tài)門）輸入同輸入，輸出為0,因此

K=1,耳=云。

3-12（修改原題，a）圖中的PNP管改為NPN管）試分析圖3-71所示3個(gè)邏

輯電路的邏輯功能，列出其值表，寫出其邏輯函數(shù)表達(dá)式，指出它們能完成的邏

輯功能。

答：（a）圖真值表

AA'F

001

010

100

110

因此，F(xiàn)=A+A,電路實(shí)現(xiàn)“或非”運(yùn)算功能。

b）從圖中可以看出，A44與A；A2A3分別通過(guò)三個(gè)發(fā)射結(jié)實(shí)現(xiàn)“與”運(yùn)算,

然后進(jìn)行“或非”運(yùn)算，簡(jiǎn)化真值表如下表所示：

444A\A2A3F

001

010

100

110

因此，F(xiàn)=A,A2AJ+AIA2A3,電路實(shí)現(xiàn)“與或非”運(yùn)算功能。

（c）圖真值表

ABF

000

011

101

110

因此，F(xiàn)=AB+AB,電路實(shí)現(xiàn)“異或”運(yùn)算功能。

3-13圖3-72所示邏輯電路中，Gi、G2、G3是0C門。負(fù)載電阻RL=21Q其輸

出低電平的輸出特性如圖b所示。負(fù)載門是CT74H系列的與非門，其多發(fā)射極

晶體管的基極電阻Rl=2.8kQ,輸入高電平漏電流IIH=401IA,0C門輸出高電平

的漏電流IOH=2gA,V0Hmin=3V,VoLmax=0.4V。試求此“線與”輸出能帶二輸入TTL

與非門多少個(gè)？

答：0C門輸出短接時(shí)可以實(shí)現(xiàn)“線與”功能，分析圖中所示電路驅(qū)動(dòng)雙輸

入與非門的數(shù)量(高為〃)，則需要分為輸出高電平和低電平兩種情況分析。

(1)當(dāng)“線與”端為高電平時(shí)，所有0C門均輸出高電平，此時(shí)應(yīng)滿足如下

不等式：

Vg-IKL—^OHmin

其中:IL=3xIOH+2xnlm

VV

(CC-OHmin_3IoH)1000-3x2

n=----------------------------=------------------------?12

2I1IH2X40

(2)當(dāng)“線與”端為低電平時(shí)，考慮最壞情況，即只有一個(gè)0C門輸出為低

電平，此時(shí)應(yīng)滿足如下不等式:

I-J-Ln]-“CC-%max.J<J

ll十lL1

OL~RL^IL~D'ILOLMAX

KL

V-V

I_vCC」OLmax5-0.4

AOLMAXDlo-----------

_______________KL---------2—?9

LL1.5

綜合以上情況，圖中“線與”輸出最多能帶9個(gè)二輸入TTL與非門。

3-14圖3-73所示3個(gè)CMOS門電路，為實(shí)現(xiàn)圖中各輸出端所示邏輯函數(shù)表達(dá)

式的邏輯關(guān)系，多余輸入端C應(yīng)如何處理?

答：a)C端接低電平或與其他端并連使用。

b)C端接高電平或與其他端并連使用。

c)C端接高電平或與其他端并連使用。

3-15如圖3-74所示邏輯電路，圖中Gi是TTL三態(tài)輸出與非門，G2是74系列

TTL與非門，電壓表的量程為5V,內(nèi)阻為lOOkC。試問(wèn)，在下列四種情況下電

壓表的讀數(shù)以及G2的輸出電壓vo各為多少？

(1)VA=0.3V,開(kāi)關(guān)S打開(kāi)；(2)VA=0.3V,開(kāi)關(guān)S閉合；

(3)VA=3.6V,開(kāi)關(guān)S打開(kāi)；(4)VA=3.6V,開(kāi)關(guān)S閉合。

答：(1)電壓表沒(méi)有讀數(shù)，vo=0.3Vo

(2)電壓表讀數(shù)1.4V,vo=0.3Vo

(3)電壓表讀數(shù)0.3V,vo=0.3Vo

(4)電壓表讀數(shù)0.3V,vo=3.6Vo

3-16由TTL三態(tài)門和OC門組成的邏輯電路如圖3-75所示，試用內(nèi)阻為20

kQ/V的萬(wàn)用表測(cè)量圖中A、B、C共3點(diǎn)的電壓，讀數(shù)各為多少？

答:A點(diǎn)電壓：0.3V,B點(diǎn)電壓：0.1V,C點(diǎn)電壓：10Vo

3-17當(dāng)電源電壓VDD改變時(shí),CMOS反相器的電壓傳輸特性為什么會(huì)像圖3-47

所示那樣變化，試分析說(shuō)明其原理。

答：由于CMOS器件工作時(shí)NMOS和PMOS交替工作，輸出不同電平時(shí)，

總有一種MOS管截止，從而使得輸出電平接近于電源電壓。以CMOS反相器為

例，當(dāng)輸出高電平時(shí)，NMOS管截止，PMOS管沒(méi)有壓降，其輸出高電平就為

電源供電電壓，因此傳輸特性曲線隨電源電壓改變。從圖中也可看出CMOS器

件工作電壓的范圍要比TTL寬。

3-18在CMOS傳輸門TG的輸出端接電阻RL=1kC,如圖3-76所示，設(shè)TG的

導(dǎo)通電阻為RTG,截止電阻大于109C,求：

(1)當(dāng)C=1時(shí)，vo與VI的關(guān)系；

(2)C=0時(shí)，輸出W)的狀態(tài)如何?

(2)w為高阻態(tài)。

3-19將CMOS門電路的輸入懸空，其輸出狀態(tài)如何？請(qǐng)說(shuō)明其原理。

答：輸入端懸空，會(huì)受到感應(yīng)信號(hào)干擾而誤認(rèn)為是有效輸入信號(hào)，易出現(xiàn)錯(cuò)

誤的輸出。

3-20在CMOS門電路中，有時(shí)采用圖3-77所示的方法擴(kuò)展其輸入端數(shù)，試分

析圖a和圖b的邏輯功能，寫出其輸出Fi和F2的邏輯表達(dá)式。

答：F]=ABCDE,

F2=A+B+C+D+E

3-21能否將題3-20所述的擴(kuò)展CMOS門電路輸入端數(shù)的方法，用來(lái)擴(kuò)展TTL

門電路的輸入端數(shù)？試簡(jiǎn)述其原理。

答：不能。因?yàn)椋?dāng)二極管與門輸入低電平時(shí)，經(jīng)過(guò)二極管后，輸出低電平

會(huì)被抬高0.7V,可能會(huì)超過(guò)TTL與非門的開(kāi)門電平VON,TTL與非門不能正常

工作。同理，當(dāng)二極管或門輸入高電平時(shí)，經(jīng)過(guò)二極管壓降后，輸出高電平會(huì)被

降低0.7V,可能會(huì)低于TTL或非門的輸入關(guān)門電平VOFF,或非門則不能正常工

作。

3-22能夠?qū)蓚€(gè)CMOS與非門或者或非門的輸出端直接并聯(lián)連接使用，請(qǐng)說(shuō)

明其原因。

答：不能。只有OC門、OD門或者三態(tài)門的輸出能夠直接并聯(lián)，其他門電

路輸出端不能直接連接，否則會(huì)提升輸出低電平的電壓值，也容易燒毀器件。

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