數(shù)字電路設(shè)計-第10講-數(shù)字電路中的時序問題

數(shù)字集成電路第九講時序問題110.3同步時序2TimingDefinitions3LatchParametersDClkQDQClktc-qtholdPWmtsutd-qDelayscanbedifferentforrisingandfallingdatatransitionsT4RegisterParametersDClkQDQClktc-qtholdTtsuDelayscanbedifferentforrisingandfallingdatatransitions5同步時序原理67ClockUncertaintiesSourcesofclockuncertainty8一、偏差PositiveandNegativeSkew9PositiveSkewLaunchingedgearrivesbeforethereceivingedge10NegativeSkewReceivingedgearrivesbeforethelaunchingedge競爭現(xiàn)象永遠不可能出現(xiàn)但是影響電路性能11HowtocounterClockSkew?設(shè)計一個偏差小的時鐘網(wǎng)絡(luò)是非常重要的?。?！12估計該邏輯電路的污染延時和最大延時13二、時鐘抖動（clockjitter）時鐘抖動是指在芯片上的某一個給定點上時鐘周期發(fā)生暫時性的變化，即時鐘周期在每個不同的周期上可以縮短或加長。時鐘抖動是嚴格衡量時鐘暫時不確定性的一項指標(biāo)，并且經(jīng)常針對某一給定點進行說明。抖動可以使用許多方法來衡量和表征，它是一個平均值為零的隨機變量14ImpactofJitter最壞情況下，周期至周期抖動絕對值等于絕對抖動的2倍（2tjitter）15考慮時鐘抖動時的時序要求時鐘抖動直接降低了一個時序電路的性能。如果性能是一個電路的關(guān)鍵因素，應(yīng)該嚴格把抖動限定在一定的范圍內(nèi)。16偏差和抖動的共同影響17Clockskew>0時的維持時間約束條件：Clockskew>0時的約束條件：18Clockskew<0的情況時序分析結(jié)果與前面分析的情況一致負偏差會降低性能19三、ClockDistributionClockisdistributedinatree-likefashionH-tree20MorerealisticH-tree[Restle98]21TheGridSystemNorc-matchingLargepower22Example:DECAlpha211642321164Clocking2phasesinglewireclock,distributedglobally2distributeddriverchannelsReducedRCdelay/skewImprovedthermaldistribution3.75nFclockload58cmfinaldriverwidthLocalinvertersforlatchingConditionalclocksincachestoreducepowerMorecomplexracecheckingDevicevariationtrise=0.35ns

tskew=150pstcycle=3.3nsClockwaveformLocationofclockdriverondiepre-driverfinaldrivers2425ClockSkewinAlphaProcessor262Phase,withmultipleconditionalbufferedclocks2.8nFclockload40cmfinaldriverwidthLocalclockscanbegated“off”tosavepowerReducedload/skewReducedthermalissuesMultipleclockscomplicateracecheckingtrise=0.35nstskew=50pstcycle=1.67nsEV6(Alpha21264)Clocking600MHz–0.35micronCMOSGlobalclockwaveform2721264Clocking28EV6ClockResultsGCLKSkew(atVdd/2Crossings)ps510152025303540455029龍騰R1的時鐘樹分布30時鐘偏差和抖動的處理方法為使偏差最小，可以采用H樹或者更為一般的布線匹配的樹結(jié)構(gòu)，使從中央時鐘分配源到單個鐘控元件的時鐘路徑均衡。在采用時鐘樹布線時，必須使包括導(dǎo)線和晶體管負載在內(nèi)的每條路徑時鐘負載相等。采用局部時鐘網(wǎng)絡(luò)（而不是樹型布線）可以減小時鐘偏斜，但代價是增加了電容負載和功耗。31時鐘偏差和抖動的處理方法（續(xù)）如果與數(shù)據(jù)相關(guān)的時鐘負載變化引起了顯著的抖動，就應(yīng)當(dāng)使用時鐘負載不受數(shù)據(jù)影響的差分寄存器。數(shù)據(jù)如果沿一個方向流動，可以使數(shù)據(jù)和時鐘按相反方向布線。這樣可以消除競爭，代價是性能有所降低.32時鐘偏差和抖動的處理方法（續(xù)）通過將時鐘線與相鄰信號線屏蔽，可以避免與數(shù)據(jù)相關(guān)的噪聲。把電源線（Vdd或GND）放在時鐘線的旁邊可以減少或避免與相鄰信號網(wǎng)絡(luò)的耦合。由于層間絕緣電介質(zhì)厚度不均造成互連電容的變化可以通過采用虛設(shè)填料來大大減少。虛設(shè)填料的是使用非常普遍，它通過提高絕緣層的一致性來減少時鐘偏差。系統(tǒng)性的偏差應(yīng)通過模擬并予以彌補。33時鐘偏差和抖動的處理方法（續(xù)）芯片上各處溫度不均勻會引起時鐘緩沖延時的變化，采用基于延時鎖定環(huán)（delay-lockedloop)的反饋電路可以彌補溫度偏差問題。電源供電不穩(wěn)是引起抖動的重要原因，因為這會使經(jīng)過時鐘緩沖器的延時在周期與周期之間不同。通過加入片上去耦電容可以減少高頻的電源