半加器和全加器

半加器和全加器

實驗?zāi)康恼莆战M合邏輯電路的設(shè)計方法，驗證半加器和全加器的邏輯功能。掌握中規(guī)模集成電路加法器的工作原理及其邏輯功能。實驗原理在數(shù)字系統(tǒng)中，經(jīng)常需要進(jìn)行算術(shù)運(yùn)算，邏輯操作及數(shù)字大小比較等操作，實現(xiàn)這些運(yùn)算功能的電路是加法器。加法器是一種組合邏輯電路，主要功能是實現(xiàn)二進(jìn)制數(shù)的算術(shù)加法運(yùn)算。半加器半加器完成兩個一位二進(jìn)制數(shù)相加，若只考慮兩個加數(shù)本身，而不考慮來自相鄰低位的進(jìn)位，稱為半加，實現(xiàn)半加運(yùn)算功能的電路稱為半加器。根據(jù)加法法則可列出半加器的真值表（表1）和邏輯電路（圖1）如右：由真值表可得出半加器的邏輯表達(dá)式：表1全加器兩個多位數(shù)相加是每一位都是帶進(jìn)位相加，所以必須用全加器。這時只要依次將低位的進(jìn)位輸出接到高位的輸入，就可構(gòu)成多位加法器了。全加器是一種由被加數(shù)、加數(shù)和來自低位的進(jìn)位數(shù)三者相加的運(yùn)算器。基本功能是實現(xiàn)二進(jìn)制加法。全加器的真值表見表2。邏輯表達(dá)式：

表2全加器真值表其邏輯圖和邏輯符號如圖5.2所示。串行進(jìn)位并行加法器目前普遍應(yīng)用的全加器的集成電路是74LS283，它是由超前進(jìn)位電路構(gòu)成的快速進(jìn)位的4位全加器電路，可實現(xiàn)兩個四位二進(jìn)制的全加。其集成芯片引腳圖如圖3所示。加進(jìn)位輸入C0和進(jìn)位輸出C4主要用來擴(kuò)大加法器字長，作為組間行波進(jìn)位之用。由于它采用超前進(jìn)位方式，所以進(jìn)位傳送速度快，主要用于高速數(shù)字計算機(jī)、數(shù)據(jù)處理及控制系統(tǒng)。若某一邏輯函數(shù)的輸出恰好等于輸入代碼所表示的數(shù)加上另一常數(shù)或另一組輸入代碼時，則用全加器實現(xiàn)非常方便。例如：用74LS283設(shè)計一個四位二進(jìn)制數(shù)（A=A3A2A1A0）大小可變的比較器。當(dāng)控制信號M=0，A≥8時，輸出為1；當(dāng)控制信號M=1，A≥4時，輸出為1。解：74LS283有五個輸出端，只有進(jìn)位輸出C4在兩個二進(jìn)制相加大于等于16之后輸出為1，而小于16時輸出為0。這一特點與命題要求相符，故選C4作為比較器的輸出。當(dāng)M=0時，A≥8，要使C4=1，必定得加1000，即B3B2B1B0=1000。當(dāng)M=1時，A≥4，要使C4=1，必定得加1100，即B3B2B1B0=1100。圖274LS283集成芯片引腳圖

用74LS283構(gòu)成一位8421BCD碼加法器

CS>9的卡諾圖實驗內(nèi)容與步驟用74LS283設(shè)計一個四位二進(jìn)制數(shù)（A=A3A2A1A0）大小可變的比較器。當(dāng)控制信號M=0，A≥10時，輸出為1。連線并列出真值表。用兩塊四位全加器設(shè)計一個二—十進(jìn)制加法器，并做以下運(yùn)算：

1）（3）10+（5）10=2）（6）10+（6）10=3）（9）10+（8）10=將8421BCD碼的輸出分別接至譯碼／驅(qū)動器CC4511的對應(yīng)輸入口D、C、B、A，接上+5V顯示器的電源，觀測8421BCD碼與LED數(shù)碼管顯示的對應(yīng)數(shù)字是否一致，及譯碼顯示是否正常。實驗報告要求整理實驗數(shù)據(jù)，列寫實驗任務(wù)的設(shè)計過程，畫出設(shè)計的邏輯電路圖，并注明所用集成電路的引腳號。擬定記錄測量結(jié)果的表格。總結(jié)用門電路實現(xiàn)半加器和全加器的方法?？偨Y(jié)用四位二進(jìn)制全加器74LS283設(shè)計代碼轉(zhuǎn)換電路的方法。思