2024年大學(xué)試題(計(jì)算機(jī)科學(xué))-VHDL語(yǔ)言歷年考試高頻考點(diǎn)試題附帶答案

2024年大學(xué)試題(計(jì)算機(jī)科學(xué))-VHDL語(yǔ)言歷年考試高頻考點(diǎn)試題附帶答案（圖片大小可自由調(diào)整）第1卷一.參考題庫(kù)(共25題)1.8digital標(biāo)識(shí)符合法嗎？2.請(qǐng)列舉三種可編程邏輯器件：EEPROM、（）、FPGA。3.一個(gè)完整的VHDL語(yǔ)言程序通常包含（），結(jié)構(gòu)體（architecture），配置（configuration），包集合（package）和庫(kù)（library）5各部分。4.進(jìn)程的敏感信號(hào)表具有什么作用？列出敏感信號(hào)時(shí)應(yīng)注意什么？5.在VHDL的常用對(duì)象中，信號(hào)、（）可以被多次賦予不同的值，常量只能在定義時(shí)賦值。6.VHDL語(yǔ)言與計(jì)算機(jī)C語(yǔ)言的沒(méi)有差別。7.簡(jiǎn)述moore狀態(tài)機(jī)和mealy狀態(tài)機(jī)的區(qū)別。 8.一個(gè)VHAL程序中僅能使用一個(gè)進(jìn)程（process）語(yǔ)句。9.用IF語(yǔ)句編寫(xiě)一個(gè)四選一電路，要求輸入d0～d3,s為選擇端，輸出y。10.傳統(tǒng)的系統(tǒng)硬件設(shè)計(jì)方法是采用自上而下（topdown）的設(shè)計(jì)方法，利用硬件描述語(yǔ)言（HDL）的硬件電路設(shè)計(jì)方法采用自下而上（bottomup）的設(shè)計(jì)方法。11.VHDL程序的基本結(jié)構(gòu)至少應(yīng)包括（）、結(jié)構(gòu)體兩部分和對(duì)庫(kù)的引用聲明。12.完成下圖所示的觸發(fā)器。 13.端口模式有哪幾種？buffer類型與inout類型的端口有什么區(qū)別？14.結(jié)構(gòu)體有三種描述方式，分別是（）、行為、和結(jié)構(gòu)化。15.（）語(yǔ)句各條件間具有不同的優(yōu)先級(jí)。16.Moore狀態(tài)機(jī)輸出只是狀態(tài)機(jī)當(dāng)前狀態(tài)的函數(shù)，Mealy狀態(tài)機(jī)輸出為有限狀態(tài)機(jī)當(dāng)前值和輸入值的函數(shù)17.一個(gè)最簡(jiǎn)單的VHDL語(yǔ)言由哪幾部分組成？請(qǐng)簡(jiǎn)述各部分的主要功能。18.根據(jù)已給出的全加器的VHDL程序，試寫(xiě)出一個(gè)4位逐位進(jìn)位全加器的VHDL程序。19.若某變量被定義為數(shù)值型變量，未賦初始值時(shí)默認(rèn)值為‘0’。20.VHDL程序的基本結(jié)構(gòu)包括庫(kù)、（）、實(shí)體和結(jié)構(gòu)體。21.signal標(biāo)識(shí)符合法嗎？22.VHDL語(yǔ)言的預(yù)算操作包括了邏輯運(yùn)算符、關(guān)系運(yùn)算符、乘法運(yùn)算符等，它們?nèi)叩膬?yōu)先級(jí)是相同的。23.編寫(xiě)一個(gè)2輸入與門的VHDL程序，請(qǐng)寫(xiě)出庫(kù)、程序包、實(shí)體、構(gòu)造體相關(guān)語(yǔ)句，將端口定義為標(biāo)準(zhǔn)邏輯型數(shù)據(jù)結(jié)構(gòu) 24.早期的可編程邏輯器件包括（）。25.設(shè)D0為’1’，D1為’0’，D2為’1’，D3為’0’，D3&D2&D1&D0的運(yùn)算結(jié)果是“0101”，D1&D2&D3&D4的運(yùn)算結(jié)果是“（）”。第2卷一.參考題庫(kù)(共25題)1.簡(jiǎn)述信號(hào)與變量的區(qū)別。2.基于乘積項(xiàng)技術(shù)構(gòu)造的可編程邏輯器件叫做（），基于查找表技術(shù)構(gòu)造的可編程邏輯器件叫做FPGA。3.請(qǐng)列出三個(gè)VHDL語(yǔ)言的數(shù)據(jù)類型，如實(shí)數(shù)、位等、（）。4.請(qǐng)分別列舉一個(gè)常用的庫(kù)和程序包（）、useieee.std_logic_1164.all。5.結(jié)構(gòu)體的描述方式有幾種方式？各有什么特點(diǎn)？6.信號(hào)的代入通常用（），變量用（）。7.（）是一個(gè)具有九值邏輯的數(shù)據(jù)類型。8.編寫(xiě)一個(gè)數(shù)值比較器VHDL程序的進(jìn)程（不必寫(xiě)整個(gè)結(jié)構(gòu)框架），要求使能信號(hào)g低電平時(shí)比較器開(kāi)始工作，輸入信號(hào)p=q，輸出equ為‘0’，否則為‘1’。9.整型對(duì)象的范圍約束通常用（）關(guān)鍵詞，位矢量用downto/to關(guān)鍵詞。10.一個(gè)信號(hào)處于高阻（三態(tài)）時(shí)的值在VHDL中描述為（）。11.編寫(xiě)一個(gè)4位加法計(jì)數(shù)器VHDL程序的進(jìn)程（不必寫(xiě)整個(gè)結(jié)構(gòu)框架），要求復(fù)位信號(hào)reset低電平時(shí)計(jì)數(shù)器清零，變高后，在上升沿開(kāi)始工作；輸入時(shí)鐘信號(hào)為clk，輸出為q。12.進(jìn)程設(shè)計(jì)要點(diǎn)是什么?13.簡(jiǎn)述VHDL語(yǔ)言與計(jì)算機(jī)語(yǔ)言的差別。14.根據(jù)下表填寫(xiě)完成一個(gè)3-8線譯碼器的VHDL程序。 15.位類型的初始化采用（字符/字符串）（）、位矢量用字符串。16.賦值語(yǔ)句是（并行/串行）（）執(zhí)行的，if語(yǔ)句是（并行/串行）（）執(zhí)行的。17.在一個(gè)實(shí)體的端口方向說(shuō)明時(shí)，輸入使用in表示，那么構(gòu)造體內(nèi)部不能再使用的輸出是用（）表示；雙向端口是用inout表示；構(gòu)造體內(nèi)部可再次使用的輸出是用buffer表示；18.VHDL語(yǔ)言中std_logic類型取值（）表示高阻，取值‘X’表示不確定。19.<=是小于等于關(guān)系運(yùn)算符，又是（）操作符。20.試舉出兩種可編程邏輯器件（）、FPGA。21.（）狀態(tài)機(jī)輸出只依賴于器件的當(dāng)前狀態(tài)，與輸入信號(hào)無(wú)關(guān)。22.digital__8標(biāo)識(shí)符合法嗎？23.在結(jié)構(gòu)體中定義一個(gè)全局變量（VARIABLES），可以在所有進(jìn)程中使用。24.進(jìn)程語(yǔ)句是設(shè)計(jì)人員描述結(jié)構(gòu)體時(shí)使用最為頻繁的語(yǔ)句，簡(jiǎn)述其特點(diǎn)。25.實(shí)體的端口模式用來(lái)說(shuō)明數(shù)據(jù)、信號(hào)通過(guò)該端口的傳輸方向，端口模式有（）。第3卷一.參考題庫(kù)(共25題)1.圖中給出了4位逐位進(jìn)位全加器，請(qǐng)完成其VHDL程序。 2.指出下面的實(shí)體描述中存在的四處語(yǔ)法錯(cuò)誤并改正。 3.VHDL的客體，或稱數(shù)據(jù)對(duì)象包括了常數(shù)、（）和（）。4.簡(jiǎn)述VHDL程序的基本結(jié)構(gòu)。5.簡(jiǎn)述實(shí)體端口的模式。6.語(yǔ)句typewris（wr0，wr1，wr2，wr3，wr4，wr5）；定義了一個(gè)狀態(tài)機(jī)變量wr，可以直接對(duì)wr賦值。7.并置運(yùn)算符&的功能是（）。8.三態(tài)門電原理圖如右圖所示，真值表如左圖所示，請(qǐng)完成其VHDL程序構(gòu)造體部分。 9.進(jìn)程必須位于（）內(nèi)部，變量必須定義于進(jìn)程/包/子程序內(nèi)部。10.VHDL語(yǔ)言數(shù)據(jù)對(duì)象有哪幾種？11.VHDL程序的基本結(jié)構(gòu)至少應(yīng)包括實(shí)體、（）兩部分和對(duì)庫(kù)的引用聲明。12.表達(dá)式C<=A+B中，A、B、C的數(shù)據(jù)類型都是STD_LOGIC_VECTOR，是否能直接進(jìn)行加法運(yùn)算？說(shuō)明原因和解決方法。13.表示‘0’‘1’；兩值邏輯的數(shù)據(jù)類型是bit（位），表示‘0’‘1’‘Z’等九值邏輯的數(shù)據(jù)類型是std_logic（標(biāo)準(zhǔn)邏輯），表示空操作的數(shù)據(jù)類型是（）。14.請(qǐng)簡(jiǎn)述自上至下硬件電路設(shè)計(jì)方法的基本過(guò)程。15.任何時(shí)序電路都以（）為驅(qū)動(dòng)信號(hào)，時(shí)序電路只是在時(shí)鐘信號(hào)的邊沿到來(lái)時(shí)，其狀態(tài)才發(fā)生改變。16.VHDL可以采用層次化的設(shè)計(jì)，一個(gè)高層的結(jié)構(gòu)體中可以調(diào)用低層的實(shí)體17.CONSTANTT2：std_logic<=’0’;18.簡(jiǎn)述CPLD與FPGA的異同。19.進(jìn)程語(yǔ)句中，不管在何時(shí)，process語(yǔ)句后面必須列出敏感信號(hào)20.VHDL語(yǔ)言的變量和信號(hào)有什么區(qū)別？21.1_Digital標(biāo)識(shí)符合法嗎？否，/12@+/呢？（）。22.下面是三人表決器的VHDL描述，分析其實(shí)現(xiàn)機(jī)制，并說(shuō)明三個(gè)不同的結(jié)構(gòu)體分別用了什么描述方法。 23.VHDL是否區(qū)分大小寫(xiě)？24.根據(jù)已給出的二-十（BCD）進(jìn)制優(yōu)先權(quán)編碼器功能表，試寫(xiě)出其VHDL程序。 25.進(jìn)程執(zhí)行的機(jī)制是敏感信號(hào)（）。第1卷參考答案一.參考題庫(kù)1.參考答案:不合法2.參考答案:GAL3.參考答案:實(shí)體（entity）4.參考答案:敏感信號(hào)表中有多個(gè)敏感信號(hào)時(shí)，其中任一個(gè)信號(hào)的變化都會(huì)引起進(jìn)程啟動(dòng)，寫(xiě)敏感信號(hào)表時(shí)，盡量將在進(jìn)程中被讀取的信號(hào)列全。若無(wú)敏感信號(hào)表，就必須放一個(gè)WAIT語(yǔ)句在進(jìn)程內(nèi)作為進(jìn)程啟動(dòng)語(yǔ)句5.參考答案:變量6.參考答案:錯(cuò)誤7.參考答案: 從輸出的時(shí)序上看，Mealy機(jī)的輸出是當(dāng)前狀態(tài)和所有輸入信號(hào)的函數(shù)，它的輸出是在輸入變化后立即發(fā)生的。Moore機(jī)的輸出則僅為當(dāng)前狀態(tài)的函數(shù)，在輸入發(fā)生變化時(shí)還必須等待時(shí)鐘的到來(lái)，時(shí)鐘使?fàn)顟B(tài)發(fā)生變化時(shí)才導(dǎo)致輸出的變化。 Moore型狀態(tài)機(jī)：次態(tài)=f（現(xiàn)狀，輸入），輸出=f（現(xiàn)狀）； Mealy型狀態(tài)機(jī)：次態(tài)=f（現(xiàn)狀，輸入），輸出=f（現(xiàn)狀，輸入）；8.參考答案:錯(cuò)誤9.參考答案: 10.參考答案:錯(cuò)誤11.參考答案:實(shí)體12.參考答案: 13.參考答案: Out,in,inout,buffer out(輸出):只能被賦值，用于不能反饋的輸出； in(輸入):只能讀，用于時(shí)鐘輸入、控制輸入單向數(shù)據(jù)輸入； inout(輸入輸出):既可讀又可被賦值，被讀的值是端口輸入值而不是被賦值，作為雙向端口。 buffer(緩沖):類似于輸出，但可以讀，讀的值是被賦值，用做內(nèi)部反饋用，不能作為雙向端口使用。14.參考答案:數(shù)據(jù)流15.參考答案:IF16.參考答案:正確17.參考答案:有實(shí)體說(shuō)明和構(gòu)造體兩部分組成。實(shí)體說(shuō)明部分規(guī)定了設(shè)計(jì)單元的輸入、輸出接口信號(hào)或引腳，而構(gòu)造體部分定義了設(shè)計(jì)單元的具體構(gòu)造和操作（行為）。18.參考答案: 19.參考答案:錯(cuò)誤20.參考答案:程序包21.參考答案:不合法22.參考答案:錯(cuò)誤23.參考答案: 24.參考答案:PLA、PAL、GAL25.參考答案:1010第2卷參考答案一.參考題庫(kù)1.參考答案: 信號(hào)延時(shí)賦值，變量立即賦值 信號(hào)的代入使用<=，變量的代入使用：=； 信號(hào)在實(shí)際的硬件當(dāng)中有對(duì)應(yīng)的連線，變量沒(méi)有2.參考答案:CPLD3.參考答案:位矢量，字符，布爾量4.參考答案:libraryieee5.參考答案: 1.行為描述方式：只需描述輸入與輸出的行為，不關(guān)注具體的電路實(shí)現(xiàn)，一般通過(guò)一組順序的VHDL進(jìn)程來(lái)反映設(shè)計(jì)的功能和算法； 2.數(shù)據(jù)流描述方式：這種描述將數(shù)據(jù)看成從設(shè)計(jì)的輸入端到輸出端，通過(guò)并行語(yǔ)句表示這些數(shù)據(jù)形式的改變，即信號(hào)到信號(hào)的數(shù)據(jù)流動(dòng)的路徑和形式進(jìn)行描述； 3.結(jié)構(gòu)描述方式：多用在多層次的設(shè)計(jì)中，通過(guò)調(diào)用庫(kù)中得元件或已經(jīng)設(shè)計(jì)好的元件，進(jìn)行組合來(lái)完成實(shí)體功能的描述，它只表示元件和元件之間的互連.6.參考答案:<=；:=7.參考答案:標(biāo)準(zhǔn)邏輯（std_logic）8.參考答案: 9.參考答案:range10.參考答案:‘Z’11.參考答案: 12.參考答案: PROCESS為一無(wú)限循環(huán)語(yǔ)句 PROCESS中的順序語(yǔ)句具有明顯的順序/并行運(yùn)行雙重性進(jìn)程內(nèi)部只能加載順序語(yǔ)句，但進(jìn)程本身是并行語(yǔ)句出現(xiàn)在結(jié)構(gòu)體中，它與其他并行結(jié)構(gòu)或進(jìn)程之間在結(jié)構(gòu)體中是并行運(yùn)行的 進(jìn)程語(yǔ)句本身是并行語(yǔ)句一個(gè)進(jìn)程中只允許描述對(duì)應(yīng)于一個(gè)時(shí)鐘信號(hào)的同步時(shí)序邏輯 進(jìn)程必須由敏感信號(hào)的變化來(lái)啟動(dòng)敏感信號(hào)表中有多個(gè)敏感信號(hào)時(shí)，其中任一個(gè)信號(hào)的變化都會(huì)引起進(jìn)程啟動(dòng)，寫(xiě)敏感信號(hào)表時(shí)，盡量將在進(jìn)程中被讀取的信號(hào)列全。無(wú)敏感信號(hào)表，就必須放一WAIT語(yǔ)句在進(jìn)程內(nèi)作為進(jìn)程啟動(dòng)語(yǔ)句信號(hào)是多個(gè)進(jìn)程間的通信線在結(jié)構(gòu)體中多個(gè)進(jìn)程可以并行運(yùn)行，多個(gè)進(jìn)程之間的通信是通過(guò)信號(hào)來(lái)實(shí)現(xiàn)。因此，在任一進(jìn)程的進(jìn)程說(shuō)明部分不允許定義信號(hào)13.參考答案: 運(yùn)行的基礎(chǔ) –計(jì)算機(jī)語(yǔ)言是在CPU＋RAM構(gòu)建的平臺(tái)上運(yùn)行 –VHDL設(shè)計(jì)的結(jié)果是由具體的邏輯、觸發(fā)器組成的數(shù)字電路 執(zhí)行方式 –計(jì)算機(jī)語(yǔ)言基本上以串行的方式執(zhí)行 –VHDL在總體上是以并行方式工作 驗(yàn)證方式 –計(jì)算機(jī)語(yǔ)言主要關(guān)注于變量值的變化 –VHDL要實(shí)現(xiàn)嚴(yán)格的時(shí)序邏輯關(guān)系14.參考答案: 15.參考答案:字符16.參考答案:并行；串行17.參考答案:out18.參考答案:‘Z’19.參考答案:賦值運(yùn)算20.參考答案:CPLD21.參考答案:Moore22.參考答案:不合法23.參考答案:錯(cuò)誤24.參考答案: 它可以與其它進(jìn)程并發(fā)執(zhí)行，并可存取結(jié)構(gòu)體或?qū)嶓w中所定義的信號(hào)； 進(jìn)程結(jié)構(gòu)中的所有語(yǔ)句都是按順序執(zhí)行的； 為了啟動(dòng)進(jìn)程，在進(jìn)程結(jié)構(gòu)中必須包含一個(gè)顯式的敏感信號(hào)量表或者包含一個(gè)wait語(yǔ)句； 進(jìn)程之間的通信是通過(guò)信號(hào)量的傳遞來(lái)實(shí)現(xiàn)的。25.參考答案:in、Out、inout、buffer第3卷參考答案一.參考題庫(kù)1.參考答案: 2.參考答案: 3.參考答案:變量variable；信號(hào)signal4.參考答案: 庫(kù)libraryieee; 程序包useieeestd_logic_1164.all; 實(shí)體entity 實(shí)體名is 結(jié)構(gòu)體architecture 結(jié)構(gòu)體名of 配置5.參考答案: 輸入（Input）：clk、reset、en、addr等 輸出（Output）：輸出信號(hào)，不能內(nèi)部引用 雙向（Inout）：可代替所有其他模式，用于設(shè)計(jì)雙向總線 緩沖（Buffer）：與Output類似，但允許該管腳名作為一些邏輯的輸入信號(hào)6.參考答案:錯(cuò)誤7.參考答案:把多個(gè)位或位向量合并為一個(gè)位向量8.參考答案: 9.參考答案:結(jié)構(gòu)體10.參考答案:VHDL語(yǔ)言數(shù)據(jù)對(duì)象有信號(hào)，變量，常量。11.參考答案:結(jié)構(gòu)體12.參考答案:不能直接進(jìn)行加法運(yùn)算。因?yàn)?號(hào)只能對(duì)整數(shù)類型進(jìn)行直接相加，如果要對(duì)STD_LOGIC_VECTOR數(shù)據(jù)類型進(jìn)行+法操作，需要調(diào)用運(yùn)算符重載，即在程序的開(kāi)頭打開(kāi)IEEE.STD_LOGIC_UNSIGNED.ALL程序包，或者把STD_LOGIC_VECTOR數(shù)據(jù)類型改為整數(shù)類型。13.參考答案:NULL14.參考答案:規(guī)格設(shè)計(jì)；行為級(jí)描述；行為級(jí)仿真；RTL級(jí)描述；RTL級(jí)仿真；邏輯綜合、優(yōu)化；門級(jí)仿真、定時(shí)檢查；輸出門級(jí)網(wǎng)絡(luò)表。15.參考答案:時(shí)鐘16.參考答案:正確17.參考答案:錯(cuò)誤18.參考答案: CPLD是基于乘積項(xiàng)技術(shù)構(gòu)造的可編程邏輯器，不需要配置外部程序寄存芯片 FPGA基于查找表技術(shù)構(gòu)造的可編程邏輯器，需要配置外部程序寄存芯片。19