第6章 組合邏輯電路分析與設(shè)計(jì)

電子技術(shù)及應(yīng)用第6章組合邏輯電路分析與設(shè)計(jì)第6章組合邏輯電路分析與設(shè)計(jì)6.1集成門(mén)電路

6.2組合邏輯電路分析

6.3組合邏輯電路設(shè)計(jì)

6.4譯碼器

6.5編碼器

6.6數(shù)據(jù)選擇器

總結(jié)+習(xí)題

第6章組合邏輯電路的分析與設(shè)計(jì)6.1集成門(mén)電路6.1.1數(shù)字電路的分類(lèi)隨著數(shù)字電子技術(shù)的發(fā)展，分立元件構(gòu)成的數(shù)字電路已經(jīng)很少使用，取而代之的是數(shù)字集成電路。所謂數(shù)字集成電路是指將元器件和連線集成于同一半導(dǎo)體芯片上而制成的數(shù)字邏輯電路或系統(tǒng)。1.按電路邏輯功能的不同，可以分為組合邏輯電路和時(shí)序邏輯電路。2.按集成電路的大小規(guī)模不同又分為小規(guī)模集成電路（SSI）、中規(guī)模集成電路（MSI）、大規(guī)模集成電路（LSI）和超大規(guī)模集成電路（VLSI）。3.按電路所用器件的不同，又可分為單極性電路和雙極性電路。最常用的單極性電路是CMOS（ComplementarySymmetryMetalOxideSemiconductor）電路，最常用的雙極性電路是TTL（Transistor-Transistor-Logic）電路。第6章組合邏輯電路的分析與設(shè)計(jì)6.1集成門(mén)電路6.1.1數(shù)字電路的分類(lèi)圖6-1數(shù)字集成門(mén)電路實(shí)物圖（a）雙列直插式（b）貼片式

圖6-2數(shù)字集成電路管腳號(hào)排布規(guī)律第6章組合邏輯電路的分析與設(shè)計(jì)6.1集成門(mén)電路6.1.1數(shù)字電路的分類(lèi)第6章組合邏輯電路的分析與設(shè)計(jì)6.1集成門(mén)電路6.1.1數(shù)字電路的分類(lèi)第6章組合邏輯電路的分析與設(shè)計(jì)6.1集成門(mén)電路6.1.2TTL和CMOS集成門(mén)電路性能特點(diǎn)

TTL與非門(mén)電路構(gòu)成

1.輸入級(jí)：R1、T1T1為多發(fā)射極晶體管輸入極中間極輸出極三極管特性TTL電平2.中間級(jí)：R2、T2、R3產(chǎn)生兩個(gè)相反的信號(hào)，用以驅(qū)動(dòng)輸出級(jí)。3.輸出級(jí):R4、T3、T4、D輸出級(jí)特點(diǎn)：①靜態(tài)功耗低②開(kāi)關(guān)速度快這種電路結(jié)構(gòu)稱(chēng)為推拉式電路第6章組合邏輯電路的分析與設(shè)計(jì)6.1集成門(mén)電路6.1.2TTL和CMOS集成門(mén)電路性能特點(diǎn)

TTL與非門(mén)電路工作原理設(shè)輸入信號(hào)高低電平分別為

UiH=3.6V;UiL=0.3VPN結(jié)正向?qū)妷簽?.7V;1.輸入中有低電平T1管發(fā)射結(jié)導(dǎo)通，T1管飽和由于T2基極電壓僅為（0.3V）,故T2、T4均截止

T3、D導(dǎo)通，輸出約為3.6V（5-0.7-0.7=3.6）。輸出高電平1。第6章組合邏輯電路的分析與設(shè)計(jì)6.1集成門(mén)電路設(shè)輸入信號(hào)高低電平分別為

UiH=3.6V;UiL=0.3VPN結(jié)正向?qū)妷簽?.7V;2.輸入均為高電平

T1管處于倒置工作狀態(tài)（be結(jié)反偏，bc結(jié)正偏）；T2管處于飽和工作狀態(tài)；T3管處于截止工作狀態(tài);T4管處于飽和工作狀態(tài);

TTL與非門(mén)電路工作原理6.1.2TTL和CMOS集成門(mén)電路性能特點(diǎn)F輸出為“0”。綜合上面兩種情況,該電路實(shí)現(xiàn)與非功能。第6章組合邏輯電路的分析與設(shè)計(jì)6.1集成門(mén)電路6.1.2TTL和CMOS集成門(mén)電路性能特點(diǎn)CMOS非門(mén)電路結(jié)構(gòu)

CMOS邏輯門(mén)電路是由N溝道MOSFET和P溝道MOSFET互補(bǔ)而成，通常稱(chēng)為互補(bǔ)型MOS邏輯電路，簡(jiǎn)稱(chēng)CMOS邏輯電路。要求電源VDD大于兩管開(kāi)啟電壓絕對(duì)值之和，即VDD＞（VTN+|VTP|），且TN=|VTP|。CMOS非門(mén)電路(a)電路圖(b)簡(jiǎn)化電路

（1）當(dāng)輸入為低電平，即Vi=0V時(shí)，TN截止，TP導(dǎo)通，TN的截止電阻約為500MΩ，TP的導(dǎo)通電阻約為750Ω，所以輸出VO≈VDD，即Vo為高電平。CMOS門(mén)電路

第6章組合邏輯電路的分析與設(shè)計(jì)6.1集成門(mén)電路6.1.2TTL和CMOS集成門(mén)電路性能特點(diǎn)CMOS非門(mén)電路(a)電路圖(b)簡(jiǎn)化電路

（2）當(dāng)輸入為高電平，即Vi=VDD時(shí)，TN導(dǎo)通，TP截止，TN的導(dǎo)通電阻約為750Ω，TP的截止電阻約為500MΩ，所以輸出Vo≈0V，即Vo為低電平。所以該電路實(shí)現(xiàn)了非邏輯。

通過(guò)以上分析可以看出，在CMOS非門(mén)電路中，無(wú)論電路處于何種狀態(tài)，TN、TP中總有一個(gè)截止，所以它的靜態(tài)功耗極低，有微功耗電路之稱(chēng)。要求電源VDD大于兩管開(kāi)啟電壓絕對(duì)值之和，即VDD＞（VTN+|VTP|），且TN=|VTP|。CMOS非門(mén)電路結(jié)構(gòu)第6章組合邏輯電路的分析與設(shè)計(jì)6.1集成門(mén)電路6.1.2TTL和CMOS集成門(mén)電路性能特點(diǎn)

CMOS與非門(mén)和CMOS或非門(mén)CMOS與非門(mén)電路

CMOS或非門(mén)電路第6章組合邏輯電路的分析與設(shè)計(jì)6.1集成門(mén)電路6.1.2TTL和CMOS集成門(mén)電路性能特點(diǎn)1.電源電壓：(略)2.電壓傳輸特性：3.輸入噪聲容限：4.輸入負(fù)載特性5.輸出特性、扇出系數(shù)，灌電流，拉電流：6.傳輸延時(shí)與功耗：

TTL與CMOS器件性能指標(biāo)：幻燈片26

TTL與非門(mén)的電壓傳輸特性

TTL與CMOS器件性能指標(biāo)(輸入特性－TTL電壓傳輸特性)第6章組合邏輯電路的分析與設(shè)計(jì)6.1集成門(mén)電路6.1.2TTL和CMOS集成門(mén)電路性能特點(diǎn)TTL（74LS00）、CMOS電路電壓傳輸特性比較

TTL與CMOS器件性能指標(biāo)(輸入特性－CMOS電壓傳輸特性)第6章組合邏輯電路的分析與設(shè)計(jì)6.1集成門(mén)電路6.1.2TTL和CMOS集成門(mén)電路性能特點(diǎn)由圖示的電壓傳輸特性可知，在輸入電壓vI偏離正常低電平或高電平時(shí)，輸出電壓vo并不隨之馬上改變，允許輸入電壓有一定的變化范圍。輸入端噪聲容限：是指在保證輸出高、低電平基本不變（不超過(guò)規(guī)定范圍）時(shí)，允許輸入信號(hào)高、低電平的波動(dòng)范圍

TTL與CMOS器件性能指標(biāo)(輸入噪聲容限)第6章組合邏輯電路的分析與設(shè)計(jì)6.1集成門(mén)電路6.1.2TTL和CMOS集成門(mén)電路性能特點(diǎn)

TTL與CMOS器件性能指標(biāo)(輸入特性－TTL噪聲容限)1.TTL標(biāo)稱(chēng)高電平：3.6V2.TTL標(biāo)稱(chēng)低電平：0.3V3.UILmax輸入低電平最大值（0.8V）4.UIHmin輸入高電平最小值（2.0V）5.UOLmax輸出低電平最大值（0.4V）6.UOHmin輸入高電平最小值（6.4V）7.閾值電平（1.4V）：第6章組合邏輯電路的分析與設(shè)計(jì)6.1集成門(mén)電路6.1.2TTL和CMOS集成門(mén)電路性能特點(diǎn)輸入噪聲容限分為輸入高電平噪聲容限VNH和輸入低電平噪聲容限VNL。輸入噪聲容限示意圖由圖中可知，如果是多個(gè)門(mén)電路相連時(shí)，前一級(jí)門(mén)電路的輸出即為后一級(jí)門(mén)電路的輸入輸入低電平噪聲容限輸入高電平噪聲容限第6章組合邏輯電路的分析與設(shè)計(jì)6.1集成門(mén)電路6.1.2TTL和CMOS集成門(mén)電路性能特點(diǎn)TTL與非門(mén)的輸入負(fù)載特性

TTL與CMOS器件性能指標(biāo)(輸入特性－TTL輸入負(fù)載特性)第6章組合邏輯電路的分析與設(shè)計(jì)6.1集成門(mén)電路6.1.2TTL和CMOS集成門(mén)電路性能特點(diǎn)TTL帶拉電流負(fù)載時(shí)的輸出特性

TTL與CMOS器件性能指標(biāo)(輸出特性)第6章組合邏輯電路的分析與設(shè)計(jì)6.1集成門(mén)電路6.1.2TTL和CMOS集成門(mén)電路性能特點(diǎn)TTL帶灌電流負(fù)載時(shí)的輸出特性

TTL與CMOS器件性能指標(biāo)(輸出特性)2、TTL和CMOS門(mén)電路的性能特點(diǎn)TTL與非門(mén)帶負(fù)載能力

帶灌電流負(fù)載的扇出系數(shù)：帶拉電流負(fù)載的扇出系數(shù)：標(biāo)準(zhǔn)TTL：標(biāo)準(zhǔn)TTL：第6章組合邏輯電路的分析與設(shè)計(jì)6.1集成門(mén)電路6.1.2TTL和CMOS集成門(mén)電路性能特點(diǎn)第6章組合邏輯電路的分析與設(shè)計(jì)6.1集成門(mén)電路6.1.2TTL和CMOS集成門(mén)電路性能特點(diǎn)TTL集成邏輯門(mén)各子系列重要參數(shù)比較第6章組合邏輯電路的分析與設(shè)計(jì)6.1集成門(mén)電路6.1.2TTL和CMOS集成門(mén)電路性能特點(diǎn)1、接插集成塊時(shí)，要認(rèn)清定位標(biāo)記，不得插反。

2、電源電壓使用范圍為+4.5V～+5.5V之間，實(shí)驗(yàn)中要求使用VCC=+5V。電源極性絕對(duì)不允許接錯(cuò)。

3、閑置輸入端處理方法

(1)輸入懸空，相當(dāng)于正邏輯“l(fā)”，對(duì)于一般小規(guī)模集成電路的數(shù)據(jù)輸入端，實(shí)驗(yàn)時(shí)允許懸空處理。但輸入端懸空易受外界干擾，導(dǎo)致電路的邏輯功能不正常。因此，對(duì)于接有長(zhǎng)線的輸入端，中規(guī)模以上的集成電路和使用集成電路較多的復(fù)雜電路，所有控制輸入端必須按邏輯要求接入電路，不允許懸空。

(2)直接接電源電壓VCC(也可以串入一只1～10kΩ的固定電阻)或接至某一固定電壓(+6.4≤V≤+4.5V)的電源上。

(3)若前級(jí)驅(qū)動(dòng)能力允許，可以與使用的輸入端并聯(lián)。

4、輸入端通過(guò)電阻接地，電阻值的大小將直接影響電路所處的狀態(tài)。當(dāng)R≤680Ω時(shí)，輸入端相當(dāng)于邏輯“0”；當(dāng)R≥4.7kΩ時(shí)，輸入端相當(dāng)于邏輯“1”。對(duì)于不同系列的器件，要求的阻值不同。

5、輸出端不允許并聯(lián)使用(集電極開(kāi)路門(mén)(OC)和三態(tài)輸出門(mén)電路(TS)除外。否則不僅會(huì)使電路邏輯功能混亂，并會(huì)導(dǎo)致器件損壞。

6、輸出端不允許直接接地或直接接+5V電源，否則將損壞器件，有時(shí)為了使后級(jí)電路獲得較高的輸出電平，允許輸出端通過(guò)電阻R接至VCC，一般取R=3～5.1kΩ。TTL集成電路使用注意事項(xiàng)：6.1.2TTL和CMOS集成門(mén)電路性能特點(diǎn)CMOS集成電路的性能特點(diǎn)：

微功耗—CMOS電路的單門(mén)靜態(tài)功耗在毫微瓦（nw）數(shù)量級(jí)。

高噪聲容限—CMOS電路的噪聲容限一般在40%電源電壓以上。

寬工作電壓范圍—CMOS電路的電源電壓一般為3~18伏。

高邏輯擺幅—CMOS電路輸出高、低電平的幅度達(dá)到全電為VDD，邏輯“0”為VSS。

高輸入阻抗—CMOS電路的輸入阻抗大于108Ω,一般可達(dá)1010Ω。

高扇出能力—CMOS電路的扇出能力大于50。

低輸入電容—CMOS電路的輸入電容一般不大于5PF。

寬工作溫度范圍—陶瓷封裝的CMOS電路工作溫度范圍為

-550C~1250C；塑封的CMOS電路為–400C~850C。

CMOS電路的特點(diǎn)和使用注意事項(xiàng)：/html/2007-02/412362.htm第6章組合邏輯電路的分析與設(shè)計(jì)6.1集成門(mén)電路6.1.2TTL和CMOS集成門(mén)電路性能特點(diǎn)第6章組合邏輯電路的分析與設(shè)計(jì)6.1集成門(mén)電路6.1.3TTL及CMOS集成門(mén)電路的其它形式一、OC門(mén)――TTL集電極開(kāi)路門(mén)圖2-7普通的TTL門(mén)電路輸出并聯(lián)圖2-8OC門(mén)（a）結(jié)構(gòu)（b）符號(hào)第6章組合邏輯電路的分析與設(shè)計(jì)6.1集成門(mén)電路6.1.3TTL及CMOS集成門(mén)電路的其它形式

即在輸出線上實(shí)現(xiàn)了與運(yùn)算，通過(guò)邏輯變換可轉(zhuǎn)換為與或非運(yùn)算圖2-9實(shí)現(xiàn)線與TTLOC門(mén)通常有如下的應(yīng)用：1.實(shí)現(xiàn)線與2個(gè)OC門(mén)實(shí)現(xiàn)線與時(shí)的電路如圖2-9所示。此時(shí)的邏輯關(guān)系為:在數(shù)字系統(tǒng)的接口部分（與外部設(shè)備相聯(lián)接的地方）需要有電平轉(zhuǎn)換的時(shí)候，常用OC門(mén)來(lái)完成。如圖2-10所示。把上拉電阻接到10V電源上，這樣在OC門(mén)輸入普通的TTL電平，而輸出高電平就可以變?yōu)?0V。2.實(shí)現(xiàn)電平轉(zhuǎn)換圖2-10實(shí)現(xiàn)電平轉(zhuǎn)換第6章組合邏輯電路的分析與設(shè)計(jì)6.1集成門(mén)電路6.1.3TTL及CMOS集成門(mén)電路的其它形式3.用做驅(qū)動(dòng)器可用它來(lái)驅(qū)動(dòng)發(fā)光二極管、指示燈、繼電器和脈沖變壓器等。圖2-11是用來(lái)驅(qū)動(dòng)發(fā)光二極管的電路。圖2-11驅(qū)動(dòng)發(fā)光二極管OC門(mén)使用注意事項(xiàng)：請(qǐng)正確連接電路，必須將輸出通過(guò)一個(gè)適當(dāng)大小的電阻連接到電源上。第6章組合邏輯電路的分析與設(shè)計(jì)6.1集成門(mén)電路6.1.3TTL及CMOS集成門(mén)電路的其它形式二、TTL三態(tài)輸出門(mén)（a）電路圖（b）EN=0有效的邏輯符號(hào)（c）EN=1有效的邏輯符號(hào)圖2-12三態(tài)輸出門(mén)1.三態(tài)輸出門(mén)的結(jié)構(gòu)及工作原理當(dāng)EN=1時(shí)，G輸出為0，VP=0.3V，D1導(dǎo)通，VC2=1V，T4、D截止；VB1=1V，T2、T3也截止。輸出端L看進(jìn)去，對(duì)地和對(duì)電源都相當(dāng)于開(kāi)路，呈現(xiàn)高阻。所以稱(chēng)這種狀態(tài)為高阻態(tài)。當(dāng)EN=0時(shí)，G輸出為1，VP=3.6V，D1截止，電路恢復(fù)與非門(mén)正常電路，所以這時(shí)電路實(shí)現(xiàn)正常與非功能。這種EN=0時(shí)為正常工作狀態(tài)的三態(tài)門(mén)稱(chēng)為使能端低電平有效的三態(tài)門(mén)。第6章組合邏輯電路的分析與設(shè)計(jì)6.1集成門(mén)電路6.1.3TTL及CMOS集成門(mén)電路的其它形式2.三態(tài)門(mén)的應(yīng)用

（a）單向總線（b）雙向總線

圖2-13三態(tài)門(mén)組成的總線CMOS集成門(mén)電路的其它形式有；OD門(mén)(漏極開(kāi)路門(mén):如40107)，CMOS三態(tài)門(mén)，CMOS傳輸門(mén)，CMOS模擬開(kāi)關(guān)等。本書(shū)不做詳細(xì)介紹，請(qǐng)同學(xué)門(mén)參閱相關(guān)數(shù)字電路手冊(cè),了解其功能和應(yīng)用。第6章組合邏輯電路的分析與設(shè)計(jì)6.2組合邏輯電路分析一、組合邏輯電路的特點(diǎn)圖6-21組合邏輯電路的框圖組合邏輯電路的特點(diǎn)是：輸出狀態(tài)只與當(dāng)前的輸入狀態(tài)有關(guān)，而與電路原來(lái)的狀態(tài)無(wú)關(guān)。

第6章組合邏輯電路的分析與設(shè)計(jì)6.2組合邏輯電路分析二、組合邏輯電路的分析步驟圖6-22

組合邏輯電路分析步驟三、組合邏輯電路分析案例【例2-1】分析圖2-23所示電路的邏輯功能。第6章組合邏輯電路的分析與設(shè)計(jì)6.2組合邏輯電路分析三、組合邏輯電路分析案例【例6-1】分析圖6-23所示電路的邏輯功能。解：1）由于該電路比較簡(jiǎn)單，可以直接寫(xiě)出輸出變量F與輸入變量A、B、C之間的關(guān)系表達(dá)式。2）列出功能真值表，見(jiàn)表6-7。3）從邏輯真值表可以看出：該電路為判奇電路，當(dāng)三個(gè)輸入變量A、B、C中有奇數(shù)個(gè)1時(shí)，輸出F為1。否則輸出F為0。第6章組合邏輯電路的分析與設(shè)計(jì)6.2組合邏輯電路分析三、組合邏輯電路分析案例【例6-2】分析圖6-24電路的邏輯功能。；；解：1)逐級(jí)在門(mén)電路的輸出端標(biāo)出符號(hào)，如右中的F1、F2、F3。2)逐級(jí)寫(xiě)出邏輯表達(dá)式：

F1=ABF2=ACF3=BC3)寫(xiě)出輸出F的表達(dá)式：

F=AB+AC+BC4)列出功能真值表，見(jiàn)表2-7：5)判斷邏輯功能：根據(jù)功能真值表可以判斷，本電路為三人表決器電路。三人表決器常用于表決時(shí)，在三人中若有兩人或兩人以上同意通過(guò)某一決議時(shí)，決議才能生效。第6章組合邏輯電路的分析與設(shè)計(jì)【例6-3】分析圖6-25電路的邏輯功能。6.2組合邏輯電路分析三、組合邏輯電路分析案例第6章組合邏輯電路的分析與設(shè)計(jì)一、組合邏輯電路設(shè)計(jì)步驟6.3組合邏輯電路設(shè)計(jì)（1）根據(jù)實(shí)際問(wèn)題進(jìn)行邏輯抽象（邏輯假設(shè)）；（2）確定輸入變量、輸出變量之間的邏輯關(guān)系，列出真值表；（3）根據(jù)真值表，確定邏輯函數(shù)表達(dá)式；（4）根據(jù)器件要求，變換邏輯函數(shù)表達(dá)式；（5）畫(huà)出邏輯電路圖；（6）電路裝接與調(diào)試；（7）電路邏輯功能檢測(cè)；（7）設(shè)計(jì)文檔的撰寫(xiě)。第6章組合邏輯電路的分析與設(shè)計(jì)二、組合邏輯電路設(shè)計(jì)案例6.3組合邏輯電路設(shè)計(jì)【例6-4】試用基本門(mén)電路設(shè)計(jì)一個(gè)監(jiān)視交通信號(hào)燈工作狀態(tài)的邏輯電路。每組信號(hào)燈由紅、黃、綠三盞燈組成，正常情況下，每個(gè)時(shí)刻必須有一盞信號(hào)燈點(diǎn)亮，且只允許一盞信號(hào)燈點(diǎn)亮。當(dāng)出現(xiàn)其它五種點(diǎn)亮狀態(tài)時(shí)，電路發(fā)生故障，且要求發(fā)出故障告警信號(hào)。以提醒維護(hù)人員前去維修。解：1、首先進(jìn)行邏輯抽象設(shè)紅、黃、綠三盞燈的狀態(tài)為輸入變量，分別用A（紅燈）、B（黃燈）、C（綠燈）表示，當(dāng)燈亮?xí)r，取其邏輯狀態(tài)為“1”,當(dāng)燈滅時(shí)，取其邏輯狀態(tài)為“0”。故障信號(hào)燈為輸出變量，用F表示，燈亮為“1”狀態(tài)，燈滅為“0”狀態(tài)。根據(jù)題意可列出真值表，見(jiàn)表6-9。第6章組合邏輯電路的分析與設(shè)計(jì)6.3組合邏輯電路設(shè)計(jì)二、組合邏輯電路設(shè)計(jì)案例本題提示：按題目要求用小規(guī)模集成門(mén)電路實(shí)現(xiàn)，沒(méi)有其他特殊要求，所以不必進(jìn)行邏輯變換。第6章組合邏輯電路的分析與設(shè)計(jì)6.3組合邏輯電路設(shè)計(jì)二、組合邏輯電路設(shè)計(jì)案例【例6-5】試用74LS00和74LS86設(shè)計(jì)半加器電路和全加器電路，功能真值表如表6-10和表6-11所示。解：該數(shù)字電路是一個(gè)數(shù)值問(wèn)題的設(shè)計(jì)。不必進(jìn)行邏輯假設(shè)和邏輯抽象。

從表6-10半加器真值表可以看出：半加器即二個(gè)一位二進(jìn)制數(shù)相加，0+0=0，0+1=1，1+0=1，1+1=10。

從表6-11全加器真值表看出：全加器就是兩個(gè)一位二進(jìn)制數(shù)且考慮前一位進(jìn)位Ci-1共三位二進(jìn)制數(shù)相加的加法器電路。第6章組合邏輯電路的分析與設(shè)計(jì)6.3組合邏輯電路設(shè)計(jì)二、組合邏輯電路設(shè)計(jì)案例【例6-5】試用74LS00和74LS86設(shè)計(jì)半加器電路和全加器電路，功能真值表如表6-10和表6-11所示。第6章組合邏輯電路的分析與設(shè)計(jì)6.3組合邏輯電路設(shè)計(jì)二、組合邏輯電路設(shè)計(jì)案例【例6-5】試用74LS00和74LS86設(shè)計(jì)半加器電路和全加器電路，功能真值表如表2-10和表2-11所示。第6章組合邏輯電路的分析與設(shè)計(jì)6.3.3組合邏輯電路的競(jìng)爭(zhēng)與冒險(xiǎn)6.3組合邏輯電路設(shè)計(jì)一、競(jìng)爭(zhēng)與冒險(xiǎn)現(xiàn)象

在組合電路中，某一輸入變量經(jīng)不同途徑傳輸后，由于門(mén)電路的傳輸延遲時(shí)間的不同，則到達(dá)電路中某一會(huì)合點(diǎn)的時(shí)間有先有后，這種現(xiàn)象稱(chēng)為競(jìng)爭(zhēng)。1A&FFAAtpd由于競(jìng)爭(zhēng)而使電路輸出出現(xiàn)不符合門(mén)電路穩(wěn)態(tài)下的邏輯功能的現(xiàn)象，即出現(xiàn)了尖峰脈沖（毛刺），這種現(xiàn)象稱(chēng)為冒險(xiǎn)。正脈沖－－“1”型冒險(xiǎn)第6章組合邏輯電路的分析與設(shè)計(jì)6.3.3組合邏輯電路的競(jìng)爭(zhēng)與冒險(xiǎn)6.3組合邏輯電路設(shè)計(jì)≥1&&BACF1AAtpdABAC當(dāng)B=C=1時(shí)，注意：競(jìng)爭(zhēng)的存在不一定都會(huì)產(chǎn)生冒險(xiǎn)（毛刺）。由于不同的傳輸路徑的門(mén)電路的延遲造成的競(jìng)爭(zhēng)－－自競(jìng)爭(zhēng)。負(fù)脈沖－－“0”型冒險(xiǎn)第6章組合邏輯電路的分析與設(shè)計(jì)6.3.3組合邏輯電路的競(jìng)爭(zhēng)與冒險(xiǎn)6.3組合邏輯電路設(shè)計(jì)&ABY

由于門(mén)電路的兩個(gè)輸入信號(hào)同時(shí)向相反的電平跳變時(shí)有時(shí)間差造成的競(jìng)爭(zhēng)－－互競(jìng)爭(zhēng)。第6章組合邏輯電路的分析與設(shè)計(jì)6.3.3組合邏輯電路的競(jìng)爭(zhēng)與冒險(xiǎn)6.3組合邏輯電路設(shè)計(jì)一個(gè)變量以原變量和反變量出現(xiàn)在邏輯函數(shù)F中時(shí)，則該變量是具有競(jìng)爭(zhēng)條件的變量。如果消去其他變量（令其他變量為0或1），留下具有競(jìng)爭(zhēng)條件的變量。①若函數(shù)出現(xiàn)則產(chǎn)生負(fù)的尖峰脈沖的冒險(xiǎn)現(xiàn)象，－－“0”型冒險(xiǎn)；②若函數(shù)出現(xiàn)則產(chǎn)生正的尖峰脈沖的冒險(xiǎn)現(xiàn)象，－－“1”型冒險(xiǎn)。

二、競(jìng)爭(zhēng)－冒險(xiǎn)現(xiàn)象的檢查方法1、代數(shù)識(shí)別法第6章組合邏輯電路的分析與設(shè)計(jì)6.3.3組合邏輯電路的競(jìng)爭(zhēng)與冒險(xiǎn)6.3組合邏輯電路設(shè)計(jì)例：用代數(shù)識(shí)別法檢查競(jìng)爭(zhēng)冒險(xiǎn)現(xiàn)象。解：A是具有競(jìng)爭(zhēng)條件的變量。二、競(jìng)爭(zhēng)－冒險(xiǎn)現(xiàn)象的檢查方法1、代數(shù)識(shí)別法第6章組合邏輯電路的分析與設(shè)計(jì)6.3.3組合邏輯電路的競(jìng)爭(zhēng)與冒險(xiǎn)6.3組合邏輯電路設(shè)計(jì)例：用代數(shù)識(shí)別法判斷電路是否存在冒險(xiǎn)現(xiàn)象。解：A和C是具有競(jìng)爭(zhēng)條件的變量。變量C不存在冒險(xiǎn)現(xiàn)象。第6章組合邏輯電路的分析與設(shè)計(jì)6.3.3組合邏輯電路的競(jìng)爭(zhēng)與冒險(xiǎn)6.3組合邏輯電路設(shè)計(jì)

如果兩卡諾圈相切，而相切處又未被其它卡諾圈包圍，則可能發(fā)生冒險(xiǎn)現(xiàn)象。

如圖，圖上兩卡諾圈相切，當(dāng)輸入變量ABC由011變?yōu)?11時(shí)，Y從一個(gè)卡諾圈進(jìn)入另一個(gè)卡諾圈，若把圈外函數(shù)值視為0，則函數(shù)值可能按1-0-1變化，從而出現(xiàn)毛刺。2、卡諾圖識(shí)別法ABC0100011110Y1111第6章組合邏輯電路的分析與設(shè)計(jì)6.3.3組合邏輯電路的競(jìng)爭(zhēng)與冒險(xiǎn)6.3組合邏輯電路設(shè)計(jì)

毛刺很窄，因此常在輸出端對(duì)地并接濾波電容C，或在本級(jí)輸出端與下級(jí)輸入端之間，串接一個(gè)積分電路，可將尖峰脈沖消除。但C或R、C的引入會(huì)使輸出波形邊沿變斜，故參數(shù)要選擇合適，一般由實(shí)驗(yàn)確定。

三、競(jìng)爭(zhēng)－冒險(xiǎn)現(xiàn)象的消除1、接入濾波電容法加濾波電路排除冒險(xiǎn)

第6章組合邏輯電路的分析與設(shè)計(jì)6.3.3組合邏輯電路的競(jìng)爭(zhēng)與冒險(xiǎn)6.3組合邏輯電路設(shè)計(jì)

毛刺僅發(fā)生在輸入信號(hào)變化的瞬間，因此在這段時(shí)間內(nèi)先將門(mén)封鎖，待電路進(jìn)入穩(wěn)態(tài)后，再加選通脈沖使輸出門(mén)電路開(kāi)門(mén)。這樣可以抑制尖峰脈沖的輸出。該方法簡(jiǎn)單易行，但選通信號(hào)的作用時(shí)間和極性等一定要合適。2、引入選通脈沖法利用選通脈沖克服冒險(xiǎn)選通脈沖1ABCL&D111ALD選通脈沖B=C=1第6章組合邏輯電路的分析與設(shè)計(jì)6.3.3組合邏輯電路的競(jìng)爭(zhēng)與冒險(xiǎn)6.3組合邏輯電路設(shè)計(jì)3、修改邏輯設(shè)計(jì)法－－增加冗余項(xiàng)

只要在其卡諾圖上兩卡諾圈相切處加一個(gè)卡諾圈，即增加了一個(gè)冗余項(xiàng)，就可消除邏輯冒險(xiǎn)。ABC0100011110Y1111

當(dāng)所處理的數(shù)據(jù)的速度和競(jìng)爭(zhēng)－冒險(xiǎn)脈沖的時(shí)間可比擬時(shí)，必須考慮競(jìng)爭(zhēng)－冒險(xiǎn)現(xiàn)象第6章組合邏輯電路的分析與設(shè)計(jì)6.4.1顯示譯碼器6.4譯碼器1．?dāng)?shù)碼顯示器件在數(shù)字系統(tǒng)中，常常需要將數(shù)字、字母、符號(hào)等直觀地顯示出來(lái)，供人們讀取或監(jiān)視系統(tǒng)的工作情況。能夠顯示數(shù)字、字母或符號(hào)的器件稱(chēng)為數(shù)字顯示器。常用的數(shù)字顯示器有多種類(lèi)型。按發(fā)光的材料不同可分為熒光管顯示器、半導(dǎo)體發(fā)光二極管顯示器(LED)、液晶顯示器(LCD)等。按顯示方式分，有字型重疊式、點(diǎn)陣式、分段式等。目前常用的有LED數(shù)碼顯示器和LCD液晶顯示器。LED七段數(shù)碼管

圖2-42數(shù)碼顯示器的內(nèi)部接法（a）共陽(yáng)極接法

（b）共陰極接法

（c）LC5011管腳圖第6章組合邏輯電路的分析與設(shè)計(jì)6.4.1顯示譯碼器6.4譯碼器2.顯示譯碼驅(qū)動(dòng)器顯示譯碼器的作用是將輸入的二進(jìn)制碼轉(zhuǎn)換為能控制發(fā)光二極管（LED）顯示器、液晶（LCD）顯示器及熒光數(shù)碼管等顯示器件的信號(hào)，以實(shí)現(xiàn)數(shù)字及符號(hào)的顯示。常見(jiàn)的顯示譯碼器分兩類(lèi)，分別是4000系列CMOS數(shù)字電路（如CD4511）和74系列TTL數(shù)字電路（如74LS247,74LS248）。其中4000系列工作電壓范圍較寬，可在3~18V間選擇；74系列工作電壓為5±0.5V，工作電壓范圍較小。第6章組合邏輯電路的分析與設(shè)計(jì)6.4.1顯示譯碼器6.4譯碼器

表6-14

CD4511功能真值表（Lamptest）：，試燈極，低電平有效，當(dāng)其為低電平時(shí)，與CD4511相連的顯示器所有筆畫(huà)全部亮，如不亮，則表示該筆畫(huà)可能有故障；（Blanking）：滅燈極，低電平有效，當(dāng)其為低電平時(shí)，所有筆畫(huà)熄滅；LE（LatchEnable）：鎖存極，當(dāng)其為低電平時(shí)，CD4511的輸出與輸入的信號(hào)有關(guān)，當(dāng)其為高電平時(shí)，CD4511的輸出僅與該端為高電平前的狀態(tài)有關(guān)，并且無(wú)論輸入信號(hào)如何變化，輸出保持不變；，，，D、C、B、A為8421BCD碼輸入端，其中D輸入端對(duì)應(yīng)數(shù)碼的最高位，A輸入端對(duì)應(yīng)最低位；a~g為輸出端。第6章組合邏輯電路的分析與設(shè)計(jì)6.4.1顯示譯碼器6.4譯碼器CD4511邏輯功能演示第6章組合邏輯電路的分析與設(shè)計(jì)6.4.2變量譯碼器6.4譯碼器在數(shù)字電路設(shè)計(jì)中，通常還用到另一種譯碼器，稱(chēng)為變量譯碼器。變量譯碼器是將輸入的二進(jìn)制碼“翻譯”成與之對(duì)應(yīng)的輸出端為有效高（或低）電平。變量譯碼器是一種將較少的輸入變?yōu)檩^多輸出的組合邏輯器件。使用較多的有2n譯碼器和8421BCD譯碼器兩類(lèi)。第6章組合邏輯電路的分析與設(shè)計(jì)6.4.2變量譯碼器6.4譯碼器2）2n譯碼器的電路構(gòu)成圖2-46輸出高電平有效的2-4線譯碼器(a)電路圖（b）邏輯符號(hào)第6章組合邏輯電路的分析與設(shè)計(jì)6.4.2變量譯碼器6.4譯碼器2）2n譯碼器的電路構(gòu)成圖6-48使能端高電平有效譯碼器（a）電路圖（ｂ）邏輯符號(hào)第6章組合邏輯電路的分析與設(shè)計(jì)6.4.2變量譯碼器6.4譯碼器3）譯碼器的功能擴(kuò)展利用譯碼器的使能端可以方便地?cái)U(kuò)展譯碼器的容量。可以利用2-4線的使能端將其擴(kuò)展其為3-8線譯碼器或4-16線譯碼器。圖6-492-4線譯碼器擴(kuò)展為3-8線譯碼器第6章組合邏輯電路的分析與設(shè)計(jì)6.4.2變量譯碼器6.4譯碼器4）集成2-4線譯碼器74LS139簡(jiǎn)介圖6-5074LS139邏輯符號(hào)及管腳圖第6章組合邏輯電路的分析與設(shè)計(jì)6.4.2變量譯碼器6.4譯碼器5）集成3-8線譯碼器74LS138簡(jiǎn)介圖6-51

74LS138管腳排布及邏輯符號(hào)74138邏輯功能演示第6章組合邏輯電路的分析與設(shè)計(jì)6.4.2變量譯碼器6.4譯碼器2.二-十進(jìn)制譯碼器第6章組合邏輯電路的分析與設(shè)計(jì)

6.5.1普通編碼器6.5編碼器在數(shù)字設(shè)備中，數(shù)據(jù)和信息是用“0”和“1”組成的二進(jìn)制代碼來(lái)表示的，將若干個(gè)“0”和“1”按一定規(guī)律編排在一起，組成不同的代碼，并且賦予每個(gè)代碼以固定的含義，這就叫編碼。編碼器的邏輯功能就是把多輸入端中某輸入端上得到有效電平時(shí)的狀態(tài)編成一個(gè)對(duì)應(yīng)的二進(jìn)制代碼，其功能與譯碼器相反。編碼器的分類(lèi)：普通編碼器和優(yōu)先編碼器，通常使用的優(yōu)先編碼器分為2n到n的二進(jìn)制編碼器（如74LS148）及10線到8421BCD碼的二-十進(jìn)制編碼器（如74LS147）兩大類(lèi)。圖6-54普通3位二進(jìn)制編碼器第6章組合邏輯電路的分析與設(shè)計(jì)6.5.2優(yōu)先編碼器6.5編碼器在優(yōu)先編碼器電路中，將所有輸入端按優(yōu)先順序排了隊(duì)，允許同時(shí)在兩個(gè)以上輸入端上得到有效信號(hào)，此時(shí)僅對(duì)優(yōu)先權(quán)最高的輸入進(jìn)行編碼，而對(duì)優(yōu)先級(jí)低的輸入不予編碼。8-2優(yōu)先編碼器74lS1483次輸出Y2Y1Y0出現(xiàn)111，代表的意義不一樣第6章組合邏輯電路的分析與設(shè)計(jì)6.5.38421BCD碼優(yōu)先編碼器6.5編碼器8421BCD編碼器74LS147第6章組合邏輯電路的分析與設(shè)計(jì)6.5.38421BCD碼優(yōu)先編碼器6.5編碼器【技能訓(xùn)練2-7】編碼顯示電路功能仿真測(cè)試任務(wù)要求：1、用74LS147編碼器、CD4511譯碼器和LC5011數(shù)碼管連接電路，實(shí)現(xiàn)編碼顯示電路。

2、用Multisim9.0或同類(lèi)軟件仿真驗(yàn)證。作業(yè)：看書(shū)復(fù)習(xí)相關(guān)內(nèi)容第6章組合邏輯電路的分析與設(shè)計(jì)6.6數(shù)字選擇器和數(shù)據(jù)分配器

圖6-58數(shù)據(jù)選擇器和數(shù)據(jù)分配器框圖第6章組合邏輯電路的分析與設(shè)計(jì)6.6數(shù)字選擇器和數(shù)據(jù)分配器

中規(guī)模集成數(shù)據(jù)選擇器圖6-59八選一數(shù)據(jù)選擇器74LS151管腳圖和邏輯符號(hào)第6章組合邏輯電路的分析與設(shè)計(jì)6.6數(shù)字選擇器和數(shù)據(jù)分配器

第6章組合邏輯電路的分析與設(shè)計(jì)6.6數(shù)字選擇器和數(shù)據(jù)分配器

演示第6章組合邏輯電路的分析與設(shè)計(jì)2.8復(fù)習(xí)+習(xí)題（主要結(jié)合平時(shí)練習(xí)的習(xí)題重點(diǎn)講解）+補(bǔ)充第6章組合邏輯電路的分析與設(shè)計(jì)2.8復(fù)習(xí)+習(xí)題（主要結(jié)合平時(shí)練習(xí)的習(xí)題重點(diǎn)講解）+補(bǔ)充第6章組合邏輯電路的分析與設(shè)計(jì)2.8復(fù)習(xí)+習(xí)題（主要結(jié)合平時(shí)練習(xí)的習(xí)題重點(diǎn)講解）+補(bǔ)充1、分析下圖的邏輯功能：2、試設(shè)計(jì)三位補(bǔ)碼電路：3、畫(huà)出輸出F的波形：第6章組合邏輯電路的分析與設(shè)計(jì)2.8復(fù)習(xí)+習(xí)題THEENDIC(sat)QAuCEUCE(sat)OiCMNIB(sat)TS臨界飽和線

飽和區(qū)放大區(qū)一、三極管的開(kāi)關(guān)作用及其條件

uI增大使

iB增大，從而工作點(diǎn)上移，iC增大，uCE減小。截止區(qū)uBE<UthBEC三極管截止?fàn)顟B(tài)等效電路

S為放大和飽和的交界點(diǎn)，這時(shí)的iB稱(chēng)臨界飽和基極電流，用IB(sat)表示；相應(yīng)地，IC(sat)為臨界飽和集電極電流；UBE(sat)為飽和基極電壓；

UCE(sat)為飽和集電極電壓。對(duì)硅管，UBE(sat)

0.7V，UCE(sat)

0.3V。在臨界飽和點(diǎn)三極管仍然具有放大作用。

uI增大使uBE>Uth時(shí)，三極管開(kāi)始導(dǎo)通，iB>0，三極管工作于放大導(dǎo)通狀態(tài)。補(bǔ)充：三極管特性IC(sat)QAuCEUCE(sat)OiCMNIB(sat)TS臨界飽和線

飽和區(qū)放大區(qū)一、三極管的開(kāi)關(guān)作用及其條件

截止區(qū)uBE<UthBEC三極管截止?fàn)顟B(tài)等效電路uI=UIH三極管開(kāi)通的條件和等效電路當(dāng)輸入

uI為高電平，使iB≥

IB(sat)時(shí)，三極管飽和。

uBE+-uBE

UCE(sat)

0.3V

0，C、E間相當(dāng)于開(kāi)關(guān)合上。

iB≥

IB(sat)BEUBE(sat)CUCE(sat)三極管飽和狀態(tài)等效電路[例]下圖電路中

=50,UBE(on)