集成電路應用

集成電路應用第1頁，課件共14頁，創(chuàng)作于2023年2月一、最大定額和最大極限定額集成電路一般都具有最大定額和最大極限定額。最大極限定額是為了防止電路的性能惡化、損壞以及可靠性下降而設(shè)定。在工作中即使是一瞬間也不允許超過。最大定額是電路允許的臨界值，但不是保證電路正常工作和特性的參數(shù)。定額包括：電源電壓、輸入電壓、輸入電流、工作溫度、儲藏溫度等第2頁，課件共14頁，創(chuàng)作于2023年2月參數(shù)名稱符號規(guī)范單位說明電源電壓范圍VDD

-0.5～+20V電壓以VSS為基準輸入電壓范圍V1-0.5～VDD+0.5V電壓以VSS為基準

輸入端電流I1±10mA功耗PD

500以12mw/0c減至200mw輸出端功耗

100mw工作溫度范圍TA

-40～+85℃貯存溫度范圍TStg-40～+125℃第3頁，課件共14頁，創(chuàng)作于2023年2月工作電壓范圍一般允許范圍是3—18V，按JEDEC標準推薦工作電壓范圍是3—15V，有的廠家如MOTOROLA就是按3—15V提供給用戶的。按國際CC4000B基本向RCA的CD4000B系列靠近，建議可用3—18V，而電特性參數(shù)按5—15V提供。所以應盡量在15V范圍內(nèi)使用，不得已時可用至18V工作。第4頁，課件共14頁，創(chuàng)作于2023年2月電氣特性Vcc正電源電壓——以地（GND）為基準的正直流電源電壓，是器件中最高的電位Vin輸入電壓——直流輸入電壓（以地為基準）Vout輸出電壓——直流輸出電壓（以地為基準）VIH高電平輸入電壓——系統(tǒng)中邏輯高電平輸入電壓范圍VIL低電平輸入電壓——系統(tǒng)中邏輯低電平輸入電壓范圍VOH高電平輸出電壓——在規(guī)定的輸出負載和電源電壓下，輸出端的電壓范圍。這時器件的輸入狀態(tài)應保證在輸出端建立高電平VOL低電平輸出電壓——在規(guī)定的輸出負載電源電壓下，輸出端的電壓范圍。這時器件輸入狀態(tài)應保證在輸出端建立低電平VT+正向輸入閾值電壓——在輸入信號上升沿，使具有遲滯的器件產(chǎn)生狀態(tài)翻轉(zhuǎn)的最低輸入電壓VT-反向輸入閾值電壓——在輸入信號下降沿，使具有遲滯的器件產(chǎn)生狀態(tài)翻轉(zhuǎn)的最高輸入電壓VH遲滯電壓——具有遲滯作用的器件，其VT+和VT-之差第5頁，課件共14頁，創(chuàng)作于2023年2月電氣特性（續(xù))Icc靜態(tài)電源電流——在靜態(tài)，當器件輸入端為Vcc或GND且輸出不連接時，流入Vcc管腳的電流△Icc附加靜態(tài)電源電流——器件的一個輸入端為2.4V而其它輸入端處于靜態(tài)Vcc或GND、且輸出端不連接時流入Vcc管腳的電流Iin輸入電流——當在輸入端加高（低）電平時，流入（出）該端的電流。正號或沒有符號表示電流流入該端，負號表示電流流出該端Iout輸出電流——從輸出管腳輸出的電流。正號或無符號表示電流流入該腳，負號表示電流流出該腳IIH輸入電流（高）——輸入電壓為高電平時的輸入電流IIL輸入電流（低）——輸入電壓為低電平時的輸入電流IOH輸出電流（高）——輸出電壓為高電平時的輸出電流IOL輸出電流（低）——輸出電壓為低電平時的輸入電流IOZ3態(tài)漏電電流——3態(tài)輸出端處于高阻態(tài)且輸出端連接Vcc或GND時，流入（流出）該輸出端的電流第6頁，課件共14頁，創(chuàng)作于2023年2月電氣特性（續(xù))tPLH低電平至高電平傳輸延遲——當輸出從確定的低電平變?yōu)榇_定的高電平時，在輸入波形和輸出波形基準點之間的時間間隔。對于HC/HCT，基準點是輸入波形和輸出波形幅度的50％；HCT器件的基準點為1.3VtPHL高電平至低電平傳輸延遲——當輸出從確定的高電平變?yōu)榇_定的低電平時，在輸入波形和輸出波形基準點之間的時間間隔。對于HC/HCT，基準點是輸入波形和輸出波形幅度的50％；HCT器件的基準點為1.3VtPLZ低電平至高阻傳輸延遲（3態(tài)輸出禁止時間）——隨著輸出從低電平向高阻關(guān)態(tài)的變化，在輸出使能波形基準點和3態(tài)器件輸出波形振幅10％點之間的時間間隔。HC器件的波形基準點為波形幅度的50％；HCT器件為1.3VtPHZ高電平至高阻傳輸延遲（3態(tài)輸出禁止時間）——隨著輸出從高電平向高阻關(guān)態(tài)的變化，在輸出使能波形基準點和3態(tài)器件輸出波形振幅10％點之間的時間間隔。HC器件的波形基準點為波形幅度的50％；HCT器件的為1.3VtPZL低電平至高阻傳輸延遲（3態(tài)輸出使能時間）——隨著輸出從高阻關(guān)態(tài)向低電平的變化，在輸出使能波形基準點和3態(tài)器件輸出波形振幅10％點之間的時間間隔。HC器件的波形基準點為波形幅度的50％；HCT器件的為1.3VtPZL高阻至高電平傳輸延遲（3態(tài)輸出使能時間）——隨著輸出從高阻關(guān)態(tài)向高電平的變化，在輸出使能波形基準點和3態(tài)器件輸出波形振幅10％點之間的時間間隔。HC器件的波形基準點為波形幅度的50％；HCT器件的為1.3VtTLH輸出低電平至高電平轉(zhuǎn)換時間——在轉(zhuǎn)換輸出上升沿10％和90％電平之間的時間間隔tTLH輸出高電平至低電平轉(zhuǎn)換時間——在轉(zhuǎn)換輸出下降沿90％和10％電平之間的時間間隔第7頁，課件共14頁，創(chuàng)作于2023年2月電器特性說明IIH輸入電流（高）——輸入電壓為高電平時的輸入電流IIL輸入電流（低）——輸入電壓為低電平時的輸入電流IIHIIL第8頁，課件共14頁，創(chuàng)作于2023年2月由于CMOS電路的輸入阻抗極高，所以輸入端必須建立保護電路。由上圖可見，當Vin為低電平（GND）時，Iil為D1的反向電流。方向如圖。當Vin為高電平（VDD）時,IiH為D2的反向電流。方向如圖。一般典型值﹤1μA。上述兩個輸入電流越小越好。第9頁，課件共14頁，創(chuàng)作于2023年2月高電平輸出電壓（電流）和低電平輸出電壓（電流）高電平輸出電壓（電流）低電平輸出電壓（電流）IOHVDDVin＝GNDVOHVOH=VDD-IOH*RP注：RP為導通阻抗VDDVin＝VDDVOLVOL=IOL*RN注：RN為導通阻抗IOLIOH上升則VOH下降IOL上升則VOL上升第10頁，課件共14頁，創(chuàng)作于2023年2月扇出系數(shù)（輸出負載系數(shù)n）電路輸出端可以連接k個CMOS負載時稱之。理論上可以不受限制，但是由于前面所述的拉電流和灌電流的存在，所以有：拉電流扇出系數(shù)：k=IOH/IiH灌電流扇出系數(shù)：k=IOl/Iil一般的：IiH=Iil=1μA；IOH=500μA；IOL=360μA所以手冊上一般不標出靜態(tài)扇出系數(shù)第11頁，課件共14頁，創(chuàng)作于2023年2月動態(tài)扇出系數(shù)：動態(tài)扇出系數(shù)主要考慮的時傳輸時延問題傳輸時延與電源電壓、負載電容、溫度有關(guān)。在電源電壓與溫度相對固定時，討論負載電容所起的作用。第12頁，課件共14頁，創(chuàng)作于2023年2月

TPD=ACL+TPD0這是一個直線方程：A:每單位電容傳輸時延；既直線斜率（ns/pF）CL:輸出端的負載電容TPD0:無負載電容時的電路時延一般控制TPD為100ns。可以求出輸出端可接的總負載電容。只要知道每個負載的輸入電容，即可求出可接的負載數(shù)（動態(tài)扇出系數(shù)）。K=(CL-C