第1章 Verilog HDL的基本知識(shí)

西安郵電大學(xué)微電子系第一章VerilogHDL概述

集成電路的過去、現(xiàn)在和未來行業(yè)回顧

－1904年，弗萊明發(fā)明了第一只電子二極管（真空二極管）標(biāo)志著世界從此進(jìn)入了電子時(shí)代。－1907年，德福雷斯特向美國專利局申報(bào)了真空三極管的發(fā)明專利，使得電子管才成為實(shí)用的器件。－1947年12月，Bell實(shí)驗(yàn)室肖克利發(fā)明第一只晶體管（點(diǎn)接觸三極管），標(biāo)志了晶體管時(shí)代的開始。－1958年，TI基爾比研制成功第一塊數(shù)字IC，宣布電子工業(yè)進(jìn)入了集成電路時(shí)代。四十二年后獲諾貝爾物理學(xué)獎(jiǎng)。70年代初:SSI(SmallScaleIntegration),僅包含幾個(gè)邏輯門，（1到10個(gè)門不等），實(shí)現(xiàn)一些基本的“與非”或“或非”邏輯。幾年后,MSI(MediumScaleIntegration),做成常用功能塊,計(jì)數(shù)器,譯碼器等。80年代開始進(jìn)入LSI(LargeScaleIntegration),較強(qiáng)的集成功能,開始出現(xiàn)16位處理器,MotoralM68000(7萬個(gè)晶體管),Intel80286(12.5萬個(gè)晶體管),80386(27.5萬個(gè)晶體管)等。90年代:VLSI(VeryLargeScaleIntegration),具有電路與系統(tǒng)的單片集成功能。32位處理器,80486,超過100萬個(gè)晶體管;98年P(guān)entiumIII1000萬個(gè)晶體管。ULSI(UltraLSI),GLSI(GiantLSI)，SOC/SOPC系統(tǒng):IntelPrescott系列處理器(正式為Pentium4E),內(nèi)部集成一億兩千五百萬個(gè)晶體管；2GHz的Pentium-M移動(dòng)芯片。1.1硬件描述語言HDL1、硬件描述語言(HDL)是一種用來描述數(shù)字電路結(jié)構(gòu)、功能和設(shè)計(jì)數(shù)字邏輯系統(tǒng)的語言。數(shù)字邏輯電路設(shè)計(jì)者利用這種語言來描述自己的設(shè)計(jì)思想，然后利用電子設(shè)計(jì)自動(dòng)化(在下面簡稱為EDA)工具進(jìn)行仿真，再自動(dòng)綜合到門級(jí)電路，再用集成電路或FPGA等實(shí)現(xiàn)其功能。2、這種稱之為高層次設(shè)計(jì)(High-Level-Design)的方法已被廣泛采用。據(jù)統(tǒng)計(jì)，在美國硅谷目前約有90％以上的ASIC和FPGA已采用硬件描述語言方法進(jìn)行設(shè)計(jì)3、VHDL和VerilogHDL語言先后成為IEEE標(biāo)準(zhǔn)。1.2VerilogHDL的歷史1.什么是VerilogHDL

VerilogHDL是硬件描述語言的一種，用于數(shù)字電子系統(tǒng)設(shè)計(jì)。用它來進(jìn)行各種級(jí)別的邏輯設(shè)計(jì)，可以用它進(jìn)行數(shù)字邏輯系統(tǒng)的仿真驗(yàn)證、時(shí)序分析、邏輯綜合。它是目前應(yīng)用最廣泛的一種硬件描述語言。幾乎所有著名大學(xué)的電子和計(jì)算機(jī)工程系都講授Verilog有關(guān)的課程。

2.VerilogHDL的產(chǎn)生及發(fā)展

1983年，VerilogHDL是由GDA(GateWayDesignAutomation)公司的PhilMoorby首創(chuàng)的；1984-1985年，Moorby設(shè)計(jì)出了第一個(gè)關(guān)于Verilog-XL的仿真器；1986年，他對VerilogHDL的發(fā)展又作出了另一個(gè)巨大貢獻(xiàn)：即提出了用于快速門級(jí)仿真的XL算法；1989年，隨著Verilog-XL算法的成功，VerilogHDL語言得到迅速發(fā)展；Cadence公司(CadenceDesignSystem)收購了GDA公司，VerilogHDL語言成為Cadence公司的私有財(cái)產(chǎn)。1990年，Cadence公司決定公開VerilogHDL語言，于是成立了OVI(OpenVerilogInternational)組織來負(fù)責(zé)VerilogHDL語言的發(fā)展?；赩erilogHDL的優(yōu)越性，IEEE于1995年制定了VerilogHDL的IEEE標(biāo)準(zhǔn)，即VerilogHDL1364-1995。1.3VerilogHDL和VHDL的比較其共同的特點(diǎn)：能形式化地抽象表示電路的結(jié)構(gòu)和行為、支持邏輯設(shè)計(jì)中各層次與領(lǐng)域的描述、可借用高級(jí)語言的精巧結(jié)構(gòu)來簡化電路的描述、具有電路仿真與驗(yàn)證機(jī)制以保證設(shè)計(jì)的正確性、支持電路描述由高層到低層的綜合轉(zhuǎn)換、硬件描述與實(shí)現(xiàn)工藝無關(guān)（有關(guān)工藝參數(shù)可通過語言提供的屬性包括進(jìn)去）、便于文檔管理、易于理解和設(shè)計(jì)重用。各自的特點(diǎn)：由于VerilogHDL擁有更廣泛的設(shè)計(jì)群體，所以成熟的資源也遠(yuǎn)比VHDL豐富。最大優(yōu)點(diǎn)是：是一種非常容易掌握的硬件描述語言，只要有C語言的編程基礎(chǔ)，通過二十學(xué)時(shí)的學(xué)習(xí)，再加上一段實(shí)際操作，一般同學(xué)可在二至三個(gè)月內(nèi)掌握這種設(shè)計(jì)技術(shù)。而掌握VHDL設(shè)計(jì)技術(shù)就比較困難。這是因?yàn)閂HDL不很直觀，需要有Ada編程基礎(chǔ)，一般認(rèn)為至少需要半年以上的專業(yè)培訓(xùn)，才能掌握VHDL的基本設(shè)計(jì)技術(shù)。目前版本的VerilogHDL和VHDL在行為級(jí)抽象建模的覆蓋范圍方面也有所不同。一般認(rèn)為VerilogHDL在系統(tǒng)級(jí)抽象方面比VHDL略差一些，而在門級(jí)開關(guān)電路描述方面比VHDL強(qiáng)得多。

VHDL

VITAL

系統(tǒng)級(jí)

算法級(jí)

寄存器傳輸級(jí)

邏輯門級(jí)

開關(guān)電路級(jí)

行為級(jí)的抽象

VerilogHDL與VHDL建模能力的比較

Verilog用EDA設(shè)計(jì)數(shù)字系統(tǒng)的流程

HDL

設(shè)計(jì)文件

HDL

功能仿真

HDL綜合

優(yōu)化、布局布線

布線后門級(jí)仿真

電路功能仿真

電路圖設(shè)計(jì)文件

電路制造工藝文件或FPGA碼流文件

有問題

沒問題有問題

沒問題

有問題

沒問題

與實(shí)現(xiàn)邏輯的物理器件有關(guān)的工藝技術(shù)文件確定實(shí)現(xiàn)電路的具體庫名簡單的VerilogHDL模塊例[1.3]：modulemux2(out,a,b,sl);inputa,b,sl;outputout;

notu1（ns1，sl）；andu2（sela，a，nsl）；andu3（selb，b，sl）；oru4（out，sela，selb）；endmodule例中not、and、or是verilog內(nèi)建邏輯門器件。程序通過調(diào)用實(shí)例元件來實(shí)現(xiàn)其功能。邏輯功能的門級(jí)結(jié)構(gòu)描述abslselbselanslVerilogHDL簡單模塊小結(jié)通過上面的例子可以看到:VerilogHDL程序是由模塊構(gòu)成的，模塊是可以進(jìn)行層次嵌套。每個(gè)模塊要進(jìn)行端口定義,并說明輸入輸出口,然后對模塊的功能進(jìn)行邏輯描述。邏輯描述方法有：門級(jí)結(jié)構(gòu)描述、數(shù)據(jù)流描述、行為描述。VerilogHDL程序的書寫格式自由,一行可以寫幾個(gè)語句,一個(gè)語句也可以分寫多行。除了endmodule語句外,每個(gè)語句和數(shù)據(jù)定義的最后必須有分號(hào)?？梢杂?*.....*/和//...對VerilogHDL程序的任何部分作注釋。一個(gè)好的,有使用價(jià)值的源程序都應(yīng)當(dāng)加上必要的注釋,以增強(qiáng)程序的可讀性和可維護(hù)性。模塊的結(jié)構(gòu)Verilog的基本設(shè)計(jì)單元是“模塊”(