多功能數(shù)字鐘的設(shè)計(jì)EDA課程設(shè)計(jì)

※※※※※※※※※※※※※※※※※※※※※※※※※※※※※※※※※2023級學(xué)生EDA課程設(shè)計(jì)EDA課程設(shè)計(jì)報(bào)告書課題名稱多功能數(shù)字鐘的設(shè)計(jì)姓名王興俊學(xué)號院系物理與電信工程系專業(yè)電子信息工程指導(dǎo)教師周來秀講師2023年6月13日設(shè)計(jì)任務(wù)及規(guī)定：設(shè)計(jì)任務(wù)：運(yùn)用QuartusII軟件設(shè)計(jì)一個多功能數(shù)字鐘設(shè)計(jì)規(guī)定：所設(shè)計(jì)數(shù)字鐘是基于現(xiàn)實(shí)基礎(chǔ)上的多功能數(shù)字鐘，基本上能實(shí)現(xiàn)一般多功能數(shù)字鐘的功能，涉及翻頁顯示時間和日期，調(diào)整時間及日期等等，運(yùn)用QuartusII強(qiáng)大的編程功能以及完整的仿真系統(tǒng)進(jìn)行仿真設(shè)計(jì)，通過仿真設(shè)計(jì)校正達(dá)成設(shè)計(jì)規(guī)定指導(dǎo)教師署名：年月日二、指導(dǎo)教師評語：指導(dǎo)教師署名：年月日三、成績驗(yàn)收蓋章年月日多功能數(shù)字鐘的設(shè)計(jì)王興?。ê铣鞘袑W(xué)院物理與電信工程系電子信息工程專業(yè)，湖南益陽，41300）1設(shè)計(jì)目的EDA是電子設(shè)計(jì)自動化的縮寫，在20世紀(jì)如年代初從計(jì)算機(jī)輔助設(shè)計(jì)、計(jì)算機(jī)輔助制造、計(jì)算機(jī)輔助測試和計(jì)算機(jī)輔助工程的概念發(fā)展而來的。傳統(tǒng)意義上或者狹義上的EDA技術(shù)是指可編程技術(shù)，是以計(jì)算機(jī)為工具，融合了應(yīng)用電子技術(shù)、計(jì)算機(jī)技術(shù)、智能化技術(shù)的最新成果而開發(fā)出的電子EDA通用軟件包，設(shè)計(jì)者在EDA軟件平臺上，用硬件描述語言VHDL完畢設(shè)計(jì)文獻(xiàn)，然后由計(jì)算機(jī)自動地完畢邏輯編譯、化簡、分割、綜合、優(yōu)化、布局、布線和仿真，直至對于特定目的芯片的適配編譯、邏輯映射和編程下載等工作。運(yùn)用EDA技術(shù)進(jìn)行電子系統(tǒng)的設(shè)計(jì)，具有以下幾個特性：①用軟件的方式設(shè)計(jì)硬件；②用軟件方式設(shè)計(jì)的系統(tǒng)到硬件系統(tǒng)的轉(zhuǎn)換是由有關(guān)的開發(fā)軟件自動完畢的；③設(shè)計(jì)過程中可用有關(guān)軟件進(jìn)行各種仿真；④系統(tǒng)可現(xiàn)場編程，在線升級；⑤整個系統(tǒng)可集成在一個芯片上，體積小、功耗低、可靠性高。因此，EDA技術(shù)是現(xiàn)代電子設(shè)計(jì)的發(fā)展趨。運(yùn)用EDA設(shè)計(jì)電子產(chǎn)品已經(jīng)是勢在必得了。2設(shè)計(jì)的重要內(nèi)容和規(guī)定a.數(shù)字鐘可以顯示年、月、天、小時、分鐘、秒。在數(shù)字鐘正常工作時可以對數(shù)字鐘進(jìn)行快速校正，即撥動開關(guān)可對其進(jìn)行校正，在數(shù)字鐘正常工作情況下，可以對其進(jìn)行不斷電復(fù)位，以使時、分、秒顯示回零。b.對數(shù)字鐘采用層次化的方法進(jìn)行設(shè)計(jì),規(guī)定設(shè)計(jì)層次清楚、合理,構(gòu)成整個設(shè)計(jì)的功能模塊既可采用原理圖輸入法實(shí)現(xiàn)，也可采用文本輸入法實(shí)現(xiàn)。c.對設(shè)計(jì)電路進(jìn)行功能仿真。d.將仿真通過的邏輯電路下載到EDA實(shí)驗(yàn)系統(tǒng)，對其功能進(jìn)行驗(yàn)證。3整體設(shè)計(jì)方案基本設(shè)計(jì)方案：多功能數(shù)字鐘具有時間顯示和日歷顯示的功能，而時間模塊和日歷模塊有很多相似的地方，假如再進(jìn)行細(xì)分，則他們都著類似的模塊。所以采用模塊設(shè)計(jì)將大大簡化多功能數(shù)字鐘的程序設(shè)計(jì)。圖3.1數(shù)字鐘整體設(shè)計(jì)方框圖4硬件電路的設(shè)計(jì)4.1分頻器模塊的設(shè)計(jì)圖4.1分頻器模塊由于實(shí)驗(yàn)箱上晶振為20MHz，對于秒表的計(jì)時和進(jìn)行數(shù)碼管的動態(tài)掃描來說，頻率都太大了，因此要將20MHz進(jìn)行分頻解決，本次設(shè)計(jì)將提成1KHz和1Hz兩個頻率。4.2計(jì)數(shù)器模塊的設(shè)計(jì)圖4.2計(jì)數(shù)器模塊在數(shù)字鐘的設(shè)計(jì)中，計(jì)數(shù)器模塊是最常見和最為通用的，在本次設(shè)計(jì)中用到了模為24，60，99，12和31五個計(jì)數(shù)器。由于他們都是大同小異的，所以這里只列出了模為24的計(jì)數(shù)器（即小時計(jì)數(shù)器）4.3動態(tài)掃描模塊的設(shè)計(jì)圖4.3動態(tài)顯示模塊由于本次課程設(shè)計(jì)有多組數(shù)據(jù)要顯示，顯示方式為數(shù)碼管動態(tài)顯示。比之于靜態(tài)顯示，動態(tài)顯示有著不可替代的優(yōu)點(diǎn)：占用數(shù)據(jù)線少，功耗小等特點(diǎn)。4.4開關(guān)選擇模塊的設(shè)計(jì)圖4.4開關(guān)選擇模塊由于本次課程設(shè)計(jì)要實(shí)現(xiàn)兩個功能：時間顯示和日歷顯示，通過開關(guān)KEY來切換。4.5譯碼器模塊的設(shè)計(jì)圖4.5譯碼器模塊要想將時間或日歷在數(shù)碼管上顯示出來，譯碼器模塊必不可少，本次課程設(shè)計(jì)使用的事共陰數(shù)碼管。5軟件設(shè)計(jì)5.1分頻器模塊的設(shè)計(jì)的源程序libraryieee;useieee.std_logic_1164.all;useieee.std_logic_arith.all;useieee.std_logic_unsigned.all;entityFREQisport( Clk:instd_logic;--時鐘輸入 CLK1KHZ,CLK1HZ:bufferstd_logic );endFREQ;architecturebehaveofFREQissignalCLK1MHZ:std_logic;--中轉(zhuǎn)量signalQ:std_logic_vector(4downto0);SIGNALQ1:std_logic_vector(9downto0);SIGNALQ2:std_logic_vector(9downto0);signalDir_Flag:std_logic;--方向標(biāo)志begin PROCESS(Clk)--把20MHZ的頻率變?yōu)?MHZ BEGIN IF(Clk'EVENTANDClk='1')THEN IF(Q="10011")THEN Q<="00000"; CLK1MHZ<='1'; ELSE Q<=Q+1; CLK1MHZ<='0'; ENDIF; ENDIF; ENDPROCESS; PROCESS(CLK1MHZ)IS--把1MHZ的頻率變?yōu)?KHZ BEGIN IF(CLK1MHZ'EVENTANDCLK1MHZ='1')THEN IF(Q1="")THEN Q1<=""; CLK1KHZ<='1'; ELSE Q1<=Q1+1; CLK1KHZ<='0'; ENDIF; ENDIF; ENDPROCESS; PROCESS(CLK1KHZ)IS--把1KHZ的頻率變?yōu)?HZ BEGIN IF(CLK1kHZ'EVENTANDCLK1kHZ='1')THEN IF(Q2="")THEN Q2<=""; CLK1HZ<='1'; ELSE Q2<=Q2+1; CLK1HZ<='0'; ENDIF; ENDIF; ENDPROCESS;endbehave;5.2計(jì)數(shù)器模塊設(shè)計(jì)程序libraryieee;useieee.std_logic_1164.all;useieee.std_logic_unsigned.all;entityHOURis--實(shí)體，定義輸入和輸出port(clk,en:instd_logic;--輸入時鐘/高電平有效的使能信號 co:outstd_logic;h1,h0:outstd_logic_vector(3downto0));--時高位/低位endHOUR;architecturehour_arcofHOURis--結(jié)構(gòu)體begin process(clk) variablecnt1,cnt0:std_logic_vector(3downto0);--記數(shù) begin ifclk'eventandclk='1'then--上升沿觸發(fā) ifen='1'then--同時“使能”為1 ifcnt1="0010"andcnt0="0011"then cnt1:="0000";--高位/低位同時為0時 cnt0:="0000"; co<='1'; elsifcnt0<"1001"then--低位小于9時，低位記數(shù)累加 cnt0:=cnt0+1; co<='0'; else co<='0'; cnt0:="0000"; cnt1:=cnt1+1;--高位記數(shù)累加 endif; endif; endif; h1<=cnt1; h0<=cnt0; endprocess;endhour_arc;5.3動態(tài)掃描模塊設(shè)計(jì)程序libraryieee;useieee.std_logic_1164.all;useieee.std_logic_unsigned.all;useieee.std_logic_arith.all;entitySELTIMEisport(clk:instd_logic;sec1,sec0,min1,min0,h1,h0:instd_logic_vector(3downto0);daout:outstd_logic_vector(3downto0);sel:outstd_logic_vector(2downto0));endSELTIME;architecturefunofSELTIMEissignalcount:std_logic_vector(2downto0);beginsel<=count;process(clk)beginif(clk'eventandclk='1')thenif(count>="111")thencount<="000";elsecount<=count+1;endif;endif;casecountiswhen"111"=>daout<=h1;when"110"=>daout<=h0;when"101"=>daout<="1111";when"100"=>daout<=min1;when"011"=>daout<=min0;when"010"=>daout<="1111";when"001"=>daout<=sec1;whenothers=>daout<=sec0;endcase;endprocess;endfun;5.4開關(guān)選擇模塊的設(shè)計(jì)程序libraryieee;useieee.std_logic_1164.all;useieee.std_logic_unsigned.all;entityswitchis--實(shí)體，定義輸入和輸出port(second,day:instd_logic_vector(3downto0); dout:outstd_logic_vector(3downto0); sels,seld:instd_logic_vector(2downto0); selout:outstd_logic_vector(2downto0); key:instd_logic);endswitch;architecturebehaveofswitchis--結(jié)構(gòu)體begin process(key) begin if(key='1')then dout<=second; selout<=sels; else dout<=day; selout<=seld; endif; endprocess;endbehave;5.5譯碼器模塊的設(shè)計(jì)libraryieee;useieee.std_logic_1164.all;entityDISPLAYis--實(shí)體，定義輸入和輸出port(d:instd_logic_vector(3downto0);q:outstd_logic_vector(6downto0) );endDISPLAY;architecturedisp_areofDISPLAYis--結(jié)構(gòu)體begin process(d) begin casedis--D為表達(dá)式WHEN"0000"=>q<="0111111"; WHEN"0001"=>q<="0000110"; WHEN"0010"=>q<="1011011"; WHEN"0011"=>q<="1001111"; WHEN"0100"=>q<="1100110"; WHEN"0101"=>q<="1101101"; WHEN"0110"=>q<="1111101"; WHEN"0111"=>q<="0000111"; WHEN"1000"=>q<="1111111"; WHEN"1001"=>q<="1101111"; WHENothers=>q<="1000000"; endcase; endprocess;enddisp_are;6系統(tǒng)仿真打開QuartusII6.0軟件，進(jìn)入軟件操作界面，用NewProjectWizard向?qū)?chuàng)建新工程，選擇菜單“File”→“NewPrejectWizard”，即彈出工程設(shè)立對話框。按所學(xué)的內(nèi)容進(jìn)行有關(guān)的設(shè)立，新建完項(xiàng)目之后點(diǎn)擊File/New，選擇VHDLFile，在新建的VHDL文獻(xiàn)中輸入自己編寫的程序，編寫完程序之后需要通過不斷地運(yùn)營測試，假如有錯誤出現(xiàn)則更改第一個錯誤繼續(xù)運(yùn)營，如此反復(fù)直到?jīng)]有錯誤為止，然后在點(diǎn)擊File→Create/Update→CreateSymbolFilesForCurrentFile，生成圖形文獻(xiàn)，以便后面的BlockDiagram/SchematicFile調(diào)用，最后在BlockDiagram/SchematicFile的編輯窗口完畢電路的連線設(shè)計(jì)。連接好電路原理圖，設(shè)立頂層實(shí)體后進(jìn)行原理圖編譯，當(dāng)編輯的程序不再出現(xiàn)錯誤時，可以開始仿真了。選擇（File\New）命令，打開新建文獻(xiàn)對話框，在新建對話框中選擇OtherFiles，從中選擇VectorWaveformFile，點(diǎn)擊OK建立一個空的波形編輯器窗口。點(diǎn)擊File\Saveas改名為clock.vwf并保存。在波形仿真文獻(xiàn)界面的Name標(biāo)簽區(qū)內(nèi)雙擊鼠標(biāo)左鍵，彈出添加節(jié)點(diǎn)的對話框，。點(diǎn)擊NodeFinder按鈕，在該對話框中一方面點(diǎn)擊list按鈕，然后點(diǎn)擊“>>”“>”“<”“<<”完畢節(jié)點(diǎn)選擇，點(diǎn)擊OK完畢節(jié)點(diǎn)添加。選擇仿真時間：視電路實(shí)際規(guī)定擬定仿真時間長短。在當(dāng)前主菜單“Edit”的下拉菜單中選中“EndTime”，彈出結(jié)束時間對話框，在提醒窗“Time”中輸入仿真結(jié)束時間，即可修改仿真時間。本次設(shè)計(jì)仿真時間設(shè)立為1ms，用同樣的方法設(shè)立網(wǎng)格的大小，本次設(shè)計(jì)仿真設(shè)立為200ns。對有關(guān)的初值進(jìn)行設(shè)立，設(shè)立完畢后保存文獻(xiàn)后進(jìn)行波形仿真直到本實(shí)驗(yàn)電路的仿真結(jié)果報(bào)告中無錯誤、無警告。最后仿真效果如圖6.2所示，圖6.1為電路原理圖。圖6.1多功能數(shù)字鐘電路原理圖圖6.2數(shù)字鐘仿真結(jié)果7使用說明本人設(shè)計(jì)的數(shù)字鐘電路重要由譯碼顯示器、“年”，“月”，“日”,“時”，“分“秒”計(jì)數(shù)器等組成，其中clk為晶振（頻率為20M）輸入端，clrsecond為秒清零開關(guān)，setmimute為分鐘調(diào)節(jié)開關(guān)，sethour為小時調(diào)節(jié)開關(guān)，setday為日調(diào)節(jié)開關(guān)，setmonth為月調(diào)節(jié)開關(guān)，setyear為年調(diào)節(jié)開關(guān)，key為日歷顯示和時間顯示切換開關(guān)。do