EDA技術(shù)智慧樹知到期末考試答案章節(jié)答案2024年泰山學(xué)院

EDA技術(shù)智慧樹知到期末考試答案+章節(jié)答案2024年泰山學(xué)院關(guān)于實(shí)體端口模式BUFFER和INOUT的不同之處的描述正確的是（

）。

答案:INOUT端口信息的流通是雙向的,既可以對此端口賦值，也可以通過此端口讀入數(shù)據(jù)。;BUFFER端口是具有讀功能的輸出模式，即信號輸出到實(shí)體外部，但同時(shí)也在內(nèi)部反饋使用，不允許作為雙向端口使用。;BUFFER端口是緩沖模式，INOUT端口是雙向模式；下列優(yōu)化方法中屬于面積優(yōu)化方法的（

）。

答案:串行化;資源共享下列對于基于EDA軟件的正確的FPGA

/

CPLD設(shè)計(jì)流程錯(cuò)誤的是：（

）。

答案:原理圖/HDL文本輸入→功能仿真→適配→編程下載→綜合→硬件測試;原理圖/HDL文本輸入→功能仿真→綜合→編程下載→→適配硬件測試；;原理圖/HDL文本輸入→適配→綜合→功能仿真→編程下載→硬件測試下面對函數(shù)和進(jìn)程的相同點(diǎn)描述正確的有

（

）。

答案:都需要先定義后使用；;都允許調(diào)用；;都可以重載；;過程與函數(shù)都屬于子程序；并行語句可以同時(shí)執(zhí)行。（

）

答案:對多個(gè)設(shè)計(jì)文件可以同時(shí)存放在在一個(gè)Project庫中。（

）

答案:對單進(jìn)程狀態(tài)機(jī)和多進(jìn)程狀態(tài)機(jī)可靠性相同。（

）

答案:錯(cuò)EDA的實(shí)質(zhì)就是像高級語言程序那樣描述電路的結(jié)構(gòu)。（

）

答案:錯(cuò)VHDL是強(qiáng)類型語言，就是說不允許不同類型間數(shù)據(jù)直接操作，但是通過數(shù)據(jù)類型重載等操作還是可以實(shí)現(xiàn)相互操作的的。（

）

答案:對后綴是.BDF表明該文件類型是VHDL設(shè)計(jì)文件。（

）

答案:錯(cuò)若某變量被定義為數(shù)值型變量，未賦初始值時(shí)默認(rèn)值為‘0’。（

）

答案:錯(cuò)FSM就是有限狀態(tài)機(jī)。（

）

答案:對EDA設(shè)計(jì)的基本單位是項(xiàng)目Project，所以設(shè)計(jì)前必須先創(chuàng)建Project。（

）

答案:對進(jìn)程語句必須有敏感信號才能激活。（

）

答案:對安全有限狀態(tài)機(jī)最好采用單進(jìn)程描述。（

）

答案:對IP核就是知識產(chǎn)權(quán)核。（

）

答案:對用計(jì)算機(jī)軟件設(shè)計(jì)數(shù)字系統(tǒng)的描述程序，這就是EDA的實(shí)質(zhì)。（

）

答案:錯(cuò)端口定義時(shí)需要說明其傳輸方向，定義信號不需要定義其傳輸方向，因?yàn)樗请p向的。（

）

答案:對的給出的賦值符選項(xiàng)中，常量使用

（

）。

答案:：=下面的CASE語句使用正確的是（

）。

答案:標(biāo)準(zhǔn)邏輯位數(shù)據(jù)類型STD_LOGICE預(yù)定義在VHDL的IEEE標(biāo)準(zhǔn)庫中，其中的取值‘Z’表示：（

）

答案:高阻下面哪一個(gè)可以用作VHDL中的合法的實(shí)體名（

）

。

答案:OUT1GAL是指（

）。

答案:通用陣列邏輯如果在進(jìn)程中使用完整的IF語句，那么綜合后的結(jié)果實(shí)現(xiàn)的是（

）。

答案:組合邏輯電路在選項(xiàng)中是描述關(guān)于實(shí)體的端口模式BUFFER和INOUT的不同之處。其中不正確的是（

）。

答案:BUFFER和INOUT端口都具有雙向端口模式

答案:OUT狀態(tài)機(jī)編碼方式中，其中（

）占用觸發(fā)器較多，但其實(shí)現(xiàn)比較適合FPGA的應(yīng)用。

答案:一位熱碼編碼在對PLD器件內(nèi)部結(jié)構(gòu)進(jìn)行描述采用的簡化符號中，行線與列線相交處若有（

）表示有一個(gè)耦合元件可編程連接。

答案:“×”在VHDL的IEEE標(biāo)準(zhǔn)庫中預(yù)定義有標(biāo)準(zhǔn)邏輯位數(shù)據(jù)類型STD_LOGICE，其中的‘1’表示的意思是：（

）。

答案:強(qiáng)’1’Quartus

II中編譯VHDL源程序時(shí)要求（

）。

答案:文件名和實(shí)體名要相同如果采用不完整的IF語句，那么其綜合結(jié)果實(shí)現(xiàn)的是（

）。

答案:時(shí)序邏輯電路指定設(shè)計(jì)電路的輸入輸出端口與目標(biāo)芯片引腳的連接關(guān)系的過程稱為（

）。

答案:引腳鎖定在設(shè)計(jì)輸入完成后，應(yīng)立即進(jìn)行設(shè)計(jì)文件的（

）。

答案:編譯在對進(jìn)程PROCESS語句的結(jié)構(gòu)及語法規(guī)則的描述選項(xiàng)中，找出所有正確的：（

）。

答案:當(dāng)前進(jìn)程中聲明的變量不可用于其他進(jìn)程；;PROCESS為一無限循環(huán)語句；;敏感信號發(fā)生更新時(shí)啟動(dòng)進(jìn)程，執(zhí)行完成后，等待下一次進(jìn)程啟動(dòng)；下面的庫中不需要顯式打開的是（

）。

答案:STANDARD;WORK關(guān)于元件封裝（打包）的描述正確的是（

）。

答案:只能在高層設(shè)計(jì)中調(diào)用底層元件;封裝后供其他設(shè)計(jì)調(diào)用該元件下面的標(biāo)識符不合法的是：（

）

答案:_QD，;DB_;DB-A，;NA__C,;3DA，簡單PLD器件包括PROM、PAL和GAL等類型。（

）

答案:對仿真延時(shí)的兩種分類是固有延時(shí)和傳輸延時(shí)。（

）

答案:對設(shè)計(jì)實(shí)現(xiàn)一個(gè)具體的數(shù)字系統(tǒng)就是EDA的一般目標(biāo)。（

）

答案:對現(xiàn)代EDA設(shè)計(jì)的基本流程是自頂向下。（

）

答案:對大規(guī)?？删幊踢壿嬈骷膬煞N主流器件就是FPGA和CPLD。（

）

答案:對自底向上和自頂向下都是現(xiàn)代EDA設(shè)計(jì)的典型流程。（

）

答案:錯(cuò)VHDL是強(qiáng)類型語言，就是說不同類型數(shù)據(jù)間的操作絕對不能實(shí)現(xiàn)。（

）

答案:錯(cuò)設(shè)計(jì)安全狀態(tài)機(jī)時(shí)，應(yīng)該使用多進(jìn)程描述而不是單進(jìn)程描述更好。（

）

答案:錯(cuò)INTEGER數(shù)據(jù)類型最能夠代表實(shí)際數(shù)字電路信號特征。（

）

答案:錯(cuò)從可靠性來講，一般單進(jìn)程FSM高于多進(jìn)程FSM。（

）

答案:對綜合是EDA技術(shù)的核心，包括自然語言綜合、行為綜合、邏輯綜合、結(jié)構(gòu)綜合等類型。（

）

答案:對表達(dá)式C<=A+B中，A、B和C數(shù)據(jù)類型都是STD_LOGIC_VECTOR,可以直接進(jìn)行加法運(yùn)算。（

）

答案:錯(cuò)進(jìn)程語句中，不管在何時(shí)，process語句后面必須列出敏感信號

（

）

答案:錯(cuò)IP核只有軟IP核和硬IP核兩種。（

）

答案:錯(cuò)仿真就是對設(shè)計(jì)電路的軟件測試。（

）

答案:對VHDL語言的運(yùn)算操作包括了邏輯運(yùn)算符、關(guān)系運(yùn)算符、乘法運(yùn)算符等，它們?nèi)叩膬?yōu)先級是相同的。（

）

答案:錯(cuò)VHDL的WORK庫是用戶設(shè)計(jì)的現(xiàn)行工具庫，用于存放（

）的工程項(xiàng)目。

答案:用戶自己設(shè)計(jì)信號的賦值符是

（

）。

答案:<=在VHDL中，（

）的數(shù)據(jù)傳輸不是立即發(fā)生的，目標(biāo)信號的賦值需要經(jīng)過一定延遲時(shí)間。

答案:信號ISP的意義是（

）。

答案:在系統(tǒng)可編程VHDL的端口說明語句聲明端口為輸入方向，應(yīng)該使用選項(xiàng)（

）。

答案:INCPLD器件能夠?qū)崿F(xiàn)可編程，主要是基于其中的（

）結(jié)構(gòu)。

答案:與或陣列可編程下列是EDA技術(shù)應(yīng)用時(shí)設(shè)計(jì)的主要環(huán)節(jié)：A.

原理圖/HDL文本輸入;

B.

適配;

C.

時(shí)序仿真;

D.

編程下載;

E.

硬件測試;

F.

綜合。請選擇合適的順序構(gòu)成基于EDA軟件的FPGA

/

CPLD設(shè)計(jì)流程：（

）。

答案:AFBCDE在橫線處應(yīng)選擇：（

）。IF

clr='0'

THEN

qtmp:="00000000";

ELSE

qtmp:=qtmp+1;

_______;

答案:END

IF在VHDL中，數(shù)據(jù)傳輸是立即發(fā)生的數(shù)據(jù)對象是（

）。

答案:變量在給出的多個(gè)關(guān)于綜合的描述中，只有（

）是錯(cuò)誤的。

答案:綜合是純軟件的轉(zhuǎn)換過程，與器件硬件結(jié)構(gòu)無關(guān)。聲明端口為雙向方向使用的端口模式是（

）。

答案:INOUT進(jìn)程（

）。

答案:只對信號敏感，對變量不敏感QuartusII的設(shè)計(jì)文件只能直接保存在（

）。

答案:工程目錄

答案:MEALY型在VHDL語言中，下列對時(shí)鐘邊沿檢測描述中，錯(cuò)誤的是（

）。

答案:if

clk’stable

and

not

clk

=

‘1’

then下列狀態(tài)機(jī)的狀態(tài)編碼，（

）方式有“輸出速度快、難以有效控制非法狀態(tài)出現(xiàn)”這個(gè)特點(diǎn)。

答案:狀態(tài)位直接輸出型編碼子程序中的語句都是（

）。

答案:順序語句PLD器件內(nèi)部結(jié)構(gòu)的符號描述中，若有一個(gè)耦合元件固定連接，采用在行線與列線相交處的（

）表示。

答案:“.”進(jìn)程內(nèi)不能定義:(

)

答案:信號在VHDL中，不存在任何延遲行為，而是立即發(fā)生的數(shù)據(jù)傳輸對象是（

）。

答案:變量在進(jìn)行仿真時(shí)，不考慮器件的硬件特征的仿真屬于（

）。

答案:功能仿真在所有關(guān)于CASE語句和WITH_SELECT語句的描述中找出正確的選項(xiàng)：（

）。

答案:表達(dá)的條件集合必須是完備的。;表達(dá)的條件之間必須是互斥的；;CASE語句和WITH_SELECT語句都是順序語句；;都可以用來表達(dá)多重并列條件的選擇；在下面對綜合的描述中，正確的是（

）。

答案:為實(shí)現(xiàn)系統(tǒng)的速度、面積、性能的要求，需要對綜合加以約束，稱為綜合約束；;綜合可理解為，將軟件描述與給定的硬件結(jié)構(gòu)用電路網(wǎng)表文件表示的映射過程，并且這種映射關(guān)系不是唯一的。;綜合就是將電路的高級語言轉(zhuǎn)化成低級的，可與FPGA

/

CPLD的基本結(jié)構(gòu)相映射的網(wǎng)表文件；下面關(guān)于狀態(tài)機(jī)的說法正確的是（

）。

答案:N進(jìn)程狀態(tài)機(jī)的N是指主控進(jìn)程的個(gè)數(shù)；;只要是具有順序遞進(jìn)工作特征的電路就可以用狀態(tài)機(jī)來描述。;有限狀態(tài)機(jī)主要用來描述數(shù)字系統(tǒng)中的控制模塊；

答案:下面對函數(shù)重載的描述正確的是（

）。

答案:函數(shù)重定義;函數(shù)的初始定義EDA的編程下載就是把完成設(shè)計(jì)、綜合和仿真后的網(wǎng)表文件送入PLD器件的過程。(

)

答案:對并行語句在使用時(shí)應(yīng)該放入進(jìn)程才對。（

）

答案:錯(cuò)綜合器就是完成VHDL綜合使用的PLD器件。（

）

答案:錯(cuò)順序語句必須按書寫順序執(zhí)行。（

）

答案:對功能仿真和時(shí)序仿真都與器件特性無關(guān)。（

）

答案:錯(cuò)多個(gè)進(jìn)程語句可以同時(shí)執(zhí)行。（

）

答案:對VHDL原理圖設(shè)計(jì)文件采用輔助文件名是.BDF。

（

）

答案:對＇Ｂ＇和＂B＂是相同的。（

）

答案:錯(cuò)從系統(tǒng)級、行為級等高級描述向RTL級、門級等低層次描述的轉(zhuǎn)換，這就是作為EDA的核心的綜合。（

）

答案:對IF語句和CASE是順序語句。（

）

答案:對語句

type

wr

is

(wr0,wr1,wr2,wr3,wr4,wr5);

定義了一個(gè)狀態(tài)變量wr，可以直接對wr賦值。

（

）

答案:錯(cuò)Process語句和WITH…SELECT

語句是并行語句。（

）

答案:對使用符號化定義的枚舉類型，枚舉類型文字元素的編碼通常是自動(dòng)設(shè)置的。（

）

答案:對一般單進(jìn)程狀態(tài)機(jī)可靠性低于多進(jìn)程狀態(tài)機(jī)。（

）

答案:錯(cuò)VHDL設(shè)計(jì)文件的后綴是.VHD。（

）

答案:對進(jìn)程語句中必須有敏感信號列表。（

）

答案:錯(cuò)CONSTANT

T2：std_logic

<=

’0’;

（

）

答案:錯(cuò)傳統(tǒng)的系統(tǒng)硬件設(shè)計(jì)方法是采用自上而下（top

down）的設(shè)計(jì)方法，利用硬件描述語言（HDL）的硬件電路設(shè)計(jì)方法采用自下而上（bottom

up）的設(shè)計(jì)方法。

（

）

答案:錯(cuò)EDA的實(shí)質(zhì)就是用計(jì)算機(jī)軟件設(shè)計(jì)硬件數(shù)字系統(tǒng)。（

）

答案:對體現(xiàn)實(shí)際數(shù)字電路信號特征最典型的數(shù)據(jù)類型是

BIT型。

（

）

答案:錯(cuò)VHDL語言共支持四種常用庫，其中哪種庫是用戶的VHDL設(shè)計(jì)現(xiàn)行工作庫：（

）。

答案:WORK工作庫Altera

CycloneIII系列中的EP3C16Q240C8這個(gè)器件是屬于（

）。

答案:RAM型FPGA打開要使用的程序包的關(guān)鍵詞是

（

）。

答案:USE

答案:IN可以不必聲明而直接引用的數(shù)據(jù)類型是

（

）

。

答案:BITQuartusII的原理圖形設(shè)計(jì)文件類型為（

）。

答案:.bdf；描述四選一開關(guān)的核心語句，正確的是

（

）。

答案:

答案:下列哪個(gè)流程是基于EDA軟件的正確的FPGA

/

CPLD設(shè)計(jì)流程：（

）

答案:原理圖/HDL文本輸入→功能仿真→綜合→適配→編程下載→硬件測試在VHDL的CASE語句中，條件句中的“=>”不是操作符，其作用相當(dāng)于（

）。

答案:THENICR的意義是（

）。

答案:在電路可重構(gòu)關(guān)于CASE語句和WITH_SELECT語句的描述不正確的有（

）。

答案:CASE語句和WITH_SELECT語句都是順序語句QuartusII屬于(

)。

答案:EDA工具軟件在VHDL中

（

）不能將信息帶出對它定義的當(dāng)前設(shè)計(jì)單元。

答案:變量變量的賦值符是

（

）。

答案::=IP核在EDA技術(shù)和開發(fā)中具有十分重要的地位，以HDL方式提供的IP被稱為（

）。

答案:軟IP設(shè)D0為'0',

D1為'0',

D2為'11',

D3為'0',

D0

&

D1

&

D2

&

D3的運(yùn)算結(jié)果是（

）。

答案:“00110”電子系統(tǒng)設(shè)計(jì)優(yōu)化，主要考慮提高資源利用率，減少功耗—即面積優(yōu)化，以及提高運(yùn)行速度—即速度優(yōu)化；指出下列那種方法不屬于速度優(yōu)化：（

）。

答案:資源共享

答案:行為描述給出的多個(gè)庫選項(xiàng)中需要顯式打開的只有

（

）。

答案:IEEE使用QuartusII圖形編輯方式輸入的電路原理圖文件必須經(jīng)過（

）才能進(jìn)行仿真驗(yàn)證。

答案:編譯語句“for

n

in

0

to

7

loop”的循環(huán)次數(shù)為（

）次。

答案:8BIT型數(shù)據(jù)有幾種取值：（

）。

答案:2；

答案:數(shù)據(jù)流（RTL）描述PLA是指（

）。

答案:可編程邏輯陣列關(guān)于面積優(yōu)化的描述正確的有

答案:最常用的面積優(yōu)化方法是資源共享法;面積優(yōu)化就是資源優(yōu)化;面積優(yōu)化可以降低功耗乘法器設(shè)計(jì)中，基于硬DSP核的設(shè)計(jì)在資源和速度指標(biāo)上都優(yōu)于基于邏輯單元的設(shè)計(jì)。

答案:對關(guān)于速度優(yōu)化的描述正確的有

答案:速度優(yōu)化就是滿足更好的系統(tǒng)工作頻率。;最常用的速度優(yōu)化策略就是使用流水線;寄存器配平和關(guān)鍵路徑法也是常用的速度優(yōu)化策略關(guān)于簡易正弦信號發(fā)生器設(shè)計(jì)，以下描述正確的有

答案:在FPGA中實(shí)現(xiàn)的ROM并非真正的ROM;ROM中的數(shù)據(jù)預(yù)先保存成一個(gè)數(shù)據(jù)文件，存放在頂層設(shè)計(jì)文件所在的WORK庫文件夾;地址發(fā)生器就是一個(gè)計(jì)數(shù)器，用來控制對ROM單元存儲數(shù)據(jù)的讀寫，所以其模值等于單元個(gè)數(shù)。LPM就是參數(shù)化宏功能模塊，可以看作是一個(gè)微型的軟IP核。

答案:對關(guān)于子程序的下列描述正確的有

答案:子程序可重構(gòu);調(diào)用函數(shù)會返回一個(gè)函數(shù)值;定義子程序既可以在程序包中，也可以在進(jìn)程或結(jié)構(gòu)體中仿真延時(shí)是對實(shí)際電路延時(shí)特征的建模，分為慣性延時(shí)和傳輸延時(shí)兩種。

答案:對所列語句屬于并行語句的有

答案:進(jìn)程語句;WHEN...ELSE語句;WITH...SELECT語句關(guān)于VHDL描述風(fēng)格的說法正確的有

答案:三種描述風(fēng)格分別適用于不同應(yīng)用場合;功能描述也稱行為描述，最能體現(xiàn)HDL語言的強(qiáng)大建模能力，應(yīng)用最廣泛;數(shù)據(jù)流描述適用于比較簡單的電路模塊設(shè)計(jì);結(jié)構(gòu)化描述最典型的語句就是元件例化，是實(shí)現(xiàn)層次化設(shè)計(jì)頂層模塊化描述的利器所列選項(xiàng)屬于順序語句的是

答案:CASE語句順序語句按照書寫順序執(zhí)行，并行語句同時(shí)執(zhí)行，與書寫順序無關(guān)。

答案:對信號signal是對電路中連線的建模。信號傳輸是有延時(shí)的，所以在VHDL程序中，信號賦值的實(shí)現(xiàn)需要經(jīng)過一個(gè)小的延遲，稱為δ周期。

答案:對在ADC0809采樣控制狀態(tài)機(jī)設(shè)計(jì)中，有狀態(tài)機(jī)提供的控制輸出信號包括

答案:地址鎖存允許信號ALE;輸出鎖存允許信號LOCK;啟動(dòng)轉(zhuǎn)換信號START;輸出允許信號OE常用的狀態(tài)機(jī)編碼方式包括

答案:直接輸出型編碼;順序編碼;一位熱碼有限狀態(tài)機(jī)描述方式特別適用于具有順序執(zhí)行特征的數(shù)字系統(tǒng)控制器的設(shè)計(jì)。與單片機(jī)控制相比，其工作頻率可以更高。

答案:對我們所說的單進(jìn)程、雙進(jìn)程、三進(jìn)程狀態(tài)機(jī)中的“進(jìn)程”都是只主控進(jìn)程，不包含輔助進(jìn)程。

答案:對多進(jìn)程狀態(tài)機(jī)功能表述清晰，可讀性好，但是因?yàn)橛薪M合進(jìn)程，容易產(chǎn)生毛刺，影響可靠性。單進(jìn)程狀態(tài)機(jī)可靠性較好，但是可讀性差。一般可以先設(shè)計(jì)成多進(jìn)程FSM，再改寫成單進(jìn)程FSM。

答案:對Process是順序語句（）

答案:錯(cuò)IF語句只能用描述順序語句（）

答案:錯(cuò)IF語句是順序語句（）

答案:對以下關(guān)于Process語句的描述對的是（）

答案:進(jìn)程中的語句都是順序語句;兩個(gè)進(jìn)程語句之間通過信號進(jìn)行信息傳遞;Process是并行語句;Process語句的執(zhí)行時(shí)間是一個(gè)δ周期關(guān)于CASE語句的說法對的是（）

答案:CASE語句只能用于描述組合電路進(jìn)程中的變量賦值語句，其變量更新是

答案:立即完成VHDL的PROCESS是由順序語句組成的，但其本身卻是并行語句。

答案:對完整的條件語句將產(chǎn)生組合電路，不完整的條件語句將產(chǎn)生時(shí)序電路。

答案:對在VHDL語言中，所列對進(jìn)程（PROCESS）語句的語句結(jié)構(gòu)及語法規(guī)則的描述中，不正確的是

答案:進(jìn)程由說明語句部分、并行語句部分和敏感信號參數(shù)表三部分組成在所列對時(shí)鐘上升沿檢測的VHDL描述中，錯(cuò)誤的是

答案:iffalling_edge(clk)

then位類型（BIT）的取值只有兩種：（

）和（

）。

答案:‘0’;‘1’IF語句和CASE語句是用于描述組合電路最常用的語句。它們用于組合電路的共同特征是都用來描述：

答案:完全條件完整的VHDL設(shè)計(jì)實(shí)體的基本結(jié)構(gòu)包括庫、（

）、（

）、（

）四個(gè)部分

答案:程序包;實(shí)體;結(jié)構(gòu)體標(biāo)準(zhǔn)邏輯位數(shù)據(jù)類型STD_LOGIC常用的數(shù)值有（

）、（

）、（

）等。

答案:‘Z’;‘1’;‘0’;‘-’元件例化語句有（

）條語句構(gòu)成。該語句用于VHDL層次化設(shè)計(jì)。

答案:2設(shè)計(jì)仿真文件常用的工具有

答案:設(shè)定仿真時(shí)間EndTime;Zoom工具用來調(diào)整波形編輯器展示界面的大小;最常用的信號波形工具：時(shí)鐘信號和計(jì)數(shù)器信號，以及高低電平”0“、“1”;Node

Fider工具用來選擇工程需要展示的輸入輸出節(jié)點(diǎn)在實(shí)驗(yàn)箱操作時(shí)，以下描述哪些是正確的？

答案:實(shí)驗(yàn)箱操作時(shí)盡量不要帶電拔插，以免造成器件損壞;在編程下載操作前必須先鎖定引腳;鎖定引腳后要再執(zhí)行一遍編譯操作才能把引腳鎖定信息輸入目標(biāo)文件;主芯片外接時(shí)鐘信號的輸入引腳最好選擇33腳即全局時(shí)鐘引腳JTAG標(biāo)準(zhǔn)接口是用來實(shí)現(xiàn)邊界掃描測試的國際標(biāo)準(zhǔn)接口，實(shí)現(xiàn)測試只需要5個(gè)引腳：TDI、TDO、TCLK、TMS、TRST.

答案:對VHDL源程序的文件名應(yīng)與

（

）

相同，否則無法通過編譯。

答案:實(shí)體名EDA技術(shù)中編程