PAL,PLA,GAL數(shù)字邏輯系統(tǒng)

可編程邏輯器件（PLD)可編程邏輯陣列PLA可編程陣列邏輯PAL通用陣列邏輯GAL可編程邏輯器件PLD:

由用戶自己而不是芯片的生產(chǎn)廠家最后完成其邏輯功能，允許用戶在相應(yīng)的軟硬件平臺(tái)的支持下，通過編程開發(fā)出自己的芯片。具有很強(qiáng)的邏輯設(shè)計(jì)靈活性，是數(shù)字設(shè)計(jì)的方向PLD的基本結(jié)構(gòu)包含兩個(gè)基本部分：一是邏輯陣列，由與陣列、或陣列和反向器構(gòu)成，可實(shí)現(xiàn)任何組合邏輯。二是輸出單元或宏單元。設(shè)計(jì)者可以自己組配其輸出結(jié)構(gòu)，直接輸出就是組合邏輯，通過寄存器輸出可以實(shí)現(xiàn)時(shí)序邏輯。以“與/或”陣列為基礎(chǔ)的包括四種基本類型：PROM（可編程只讀存儲(chǔ)器）、PLA（可編程邏輯陣列）、PAL（可編程陣列邏輯）、GAL（通用可編程陣列邏輯）。它們的區(qū)別在于哪個(gè)矩陣可編程和輸出結(jié)構(gòu)的形式。 可編程邏輯陣列PLA（ProgrammableLogicArray）

PLA的基本結(jié)構(gòu)是基于“與或陣列”，它的“與陣列”和“或陣列”都是可編程的。由于PLA器件的資源利用率低,現(xiàn)在已經(jīng)很少使用。PLA可分為組合可編程邏輯陣列PLA和時(shí)序可編程邏輯陣列PLA兩種類型組合可編程邏輯陣列PLA的邏輯結(jié)構(gòu)：由一個(gè)“與”陣列和一個(gè)“或”陣列構(gòu)成，“與”陣列和“或”陣列都是可編程的。時(shí)序可編程邏輯陣列PLA的邏輯結(jié)構(gòu)：由“與”陣列、“或”陣列和一個(gè)用于存儲(chǔ)以前狀態(tài)的觸發(fā)器網(wǎng)絡(luò)構(gòu)成。可編程邏輯陣列應(yīng)用在可編程邏輯陣列PLA的應(yīng)用中，有一種是用來控制資料路徑，在指令集內(nèi)事先定義好邏輯狀態(tài)，并用此來產(chǎn)生下一個(gè)邏輯狀態(tài)(透過條件分支)。舉例來說，如果目前機(jī)器(指整個(gè)邏輯系統(tǒng))處于二號(hào)狀態(tài)，如果接下來的執(zhí)行指令中含有一個(gè)立即值(偵測(cè)到立即值的欄位)時(shí)，機(jī)器就從第二狀態(tài)轉(zhuǎn)成四號(hào)狀態(tài)，并且也可以進(jìn)一步定義進(jìn)入第四狀態(tài)后的接續(xù)動(dòng)作。因此PLA等于扮演(晶片)系統(tǒng)內(nèi)含的邏輯狀態(tài)圖(statediagram)角色?？删幊踢壿嬯嚵袘?yīng)用除了可編程邏輯陣列PLA外，其他常用的可程式邏輯裝置還有可程式陣列邏輯(PAL)、復(fù)雜可程式邏輯裝置(CPLD)以及現(xiàn)場(chǎng)可程式邏輯閘陣列(FPGA)。要注意的是，雖然可程式邏輯陣列一詞中帶有“可程式”一字，但不表示所有的PLA都是具有現(xiàn)場(chǎng)性的可程式化能力。事實(shí)上許多都屬遮罩性的可程式化，性質(zhì)與ROM相同，必須在晶片製造廠內(nèi)就執(zhí)行與完成程式化設(shè)定，尤其是內(nèi)嵌于電路較復(fù)雜的晶片(例如：微處理器)的PLA多屬此種程式化方式?？删幊剃嚵羞壿婸AL（ProgrammableArrayLogic）

PAL的基本結(jié)構(gòu)也是基于“與或陣列”的，它的“與陣列”是可編程的而“或陣列”是固定的。PAL最早出自AMD公司。PAL的基本電路結(jié)構(gòu)可編程陣列邏輯PAL(ProgrammableArrayLogic）基本組成包括：輸入互補(bǔ)緩沖；可編程與陣列；固定或陣列；特定的輸出電路。采用雙極型熔絲工藝，工作速度較高（10－35ns）。對(duì)與陣列編程可以獲得不同形式的組合邏輯函數(shù)。PAL和觸發(fā)器可構(gòu)成時(shí)序電路。與陣列可編程使輸入項(xiàng)增多，或陣列固定使器件簡(jiǎn)化。或陣列固定明顯影響了器件編程的靈活性。4輸入4輸出16乘積項(xiàng)PAL器件的基本結(jié)構(gòu)圖編程后的PAL電路PAL的輸出和反饋結(jié)構(gòu)PAL器件的型號(hào)很多，典型的輸出和反饋結(jié)構(gòu)通常有五種：1.

專用輸出基本門陣列結(jié)構(gòu)2.

異步可編程I/O結(jié)構(gòu)3.寄存(時(shí)序)輸出結(jié)構(gòu)4.異或－寄存器型輸出結(jié)構(gòu)5.運(yùn)算選通反饋結(jié)構(gòu)專用輸出基本門陣列結(jié)構(gòu)四個(gè)乘積項(xiàng)輸入信號(hào)四個(gè)乘積項(xiàng)通過或非門低電平輸出。一個(gè)輸入

如輸出采用或門，為高電平有效PAL器件。若采用互補(bǔ)輸出的或門，為互補(bǔ)輸出器件。8個(gè)乘積項(xiàng)當(dāng)最上面的乘積項(xiàng)為高電平時(shí)，三態(tài)門開通，I/O可作為輸出或反饋；為低電平時(shí)，三態(tài)門關(guān)斷，作為輸入。兩個(gè)輸入，一個(gè)來自外部I，另一來自反饋I/O。專用輸出基本門陣列結(jié)構(gòu)異步可編程I/O結(jié)構(gòu)或門經(jīng)三態(tài)緩沖器由I/O端引出，三態(tài)門受與陣列中第一行的與門所對(duì)應(yīng)的乘積項(xiàng)控制。當(dāng)三態(tài)門的控制端為“0”時(shí)，三態(tài)門禁止，輸出呈高阻狀態(tài)，I/O引腳作輸入使用。來自I/O端的輸入信號(hào)通過反饋輸入緩沖器送到可編程的與陣列中。當(dāng)控制端為“1”時(shí)，三態(tài)門被選通，

I/O引腳作輸出使用。同時(shí)該輸出通過反饋輸入緩沖器送到可編程的與陣列中，故此時(shí)I/O端同時(shí)具有輸入、輸出功能。這種結(jié)構(gòu)的產(chǎn)品有PAL16L8、PAL20L10等。寄存（時(shí)序）輸出結(jié)構(gòu)

輸出使能OE8個(gè)乘積項(xiàng)CP和輸出使能OE是PAL的公共端或門的輸出通過D觸發(fā)器，在CP的上升沿時(shí)到達(dá)輸出。觸發(fā)器的Q端可以通過三態(tài)緩沖器送到輸出引腳觸發(fā)器的反相端反饋回與陣列，可構(gòu)成時(shí)序邏輯電路寄存（時(shí)序）輸出結(jié)構(gòu)或門之后增加了一個(gè)D觸發(fā)器，在時(shí)鐘上升沿作用下或門的輸出(輸入乘積項(xiàng)的和)寄存在D觸發(fā)器的Q端，當(dāng)使能信號(hào)OE有效時(shí)，Q端的信號(hào)經(jīng)三態(tài)緩沖器反相后輸出，輸出為低電平有效。觸發(fā)器Q非輸出經(jīng)過一個(gè)互補(bǔ)緩沖器反饋到與陣列輸入端上。輸出三態(tài)緩沖器由公共控制線控制。用途：組成各類時(shí)序邏輯電路。這種結(jié)構(gòu)的產(chǎn)品有PAL16R4、PAL16R8

等。異或－寄存器型輸出結(jié)構(gòu)把與項(xiàng)分割成兩個(gè)或項(xiàng)兩個(gè)或項(xiàng)在觸發(fā)器的輸入端異或之后，在時(shí)鐘上升沿到來時(shí)存入觸發(fā)器內(nèi)增加了一個(gè)異或門異或－寄存器型輸出結(jié)構(gòu)輸出部分有兩個(gè)或門，它們的輸出經(jīng)異或門進(jìn)行異或運(yùn)算后再經(jīng)D觸發(fā)器和三態(tài)緩沖器輸出。這種結(jié)構(gòu)不僅便于對(duì)與－或陣列輸出的函數(shù)求反，還可以實(shí)現(xiàn)對(duì)寄存器狀態(tài)進(jìn)行保持操作。實(shí)現(xiàn)二進(jìn)制計(jì)數(shù)很方便，二進(jìn)制計(jì)數(shù)器的次態(tài)方程可以寫成相鄰觸發(fā)器狀態(tài)的異或。這種結(jié)構(gòu)的產(chǎn)品有PAL20X4、PAL20X8等。運(yùn)算選通反饋結(jié)反饋選通電路的輸入變量B運(yùn)算選通反饋結(jié)構(gòu)反饋選通結(jié)構(gòu)的反饋量再接至與邏輯陣列作為輸入變量反饋選通電路的反饋?zhàn)兞緼利用反饋結(jié)構(gòu)的反饋量編程可在與陣列的輸出端產(chǎn)生A和B的16種運(yùn)算結(jié)構(gòu)。

AA

B0A

BA⊙

BA

BBA+B1.12.A+B3.A4.A+B5.B6.A

B7.A

B8.A+BPAL的應(yīng)用PAL器件可以實(shí)現(xiàn)組合邏輯和時(shí)序邏輯設(shè)計(jì)。PAL器件除了在一般邏輯設(shè)計(jì)中得到應(yīng)用外，還被廣泛地應(yīng)用于數(shù)據(jù)檢錯(cuò)和糾錯(cuò)、工業(yè)控制技術(shù)和計(jì)算機(jī)系統(tǒng)設(shè)計(jì)等領(lǐng)域。PAL器件實(shí)現(xiàn)邏輯函數(shù)的過程是先化簡(jiǎn)邏輯函數(shù)得到最簡(jiǎn)與－或式后，再畫出PAL器件點(diǎn)陣圖。由于PAL器件品種繁多，所以選擇合適型號(hào)的PAL器件就成為應(yīng)用中不可忽視的因素。選擇器件主要考慮輸入端、輸出端數(shù)量是否恰當(dāng)，乘積項(xiàng)數(shù)符不符合要求，寄存器數(shù)量夠不夠等因素。在實(shí)際應(yīng)用中，還要考慮速度、功耗和輸出極性等。通用陣列邏輯GAL（GenericArrayLogic）GAL是一種可電擦寫、可重復(fù)編程、可設(shè)置加密位的PLD器件與PAL器件相比，GAL增加了一個(gè)可編程的輸出邏輯宏單元OLMC（OutputLogicMacroCell）。由于在實(shí)際應(yīng)用中，GAL器件幾乎能夠完全仿真PAL器件，所以PAL器件已經(jīng)很少被使用。GAL最早出自Lattice公司。GAL器件的分類和主要參數(shù)

GAL器件普通型通用型異步型FPLA型在系統(tǒng)可編程型GAL的基本結(jié)構(gòu)通用陣列邏輯GAL

（GeneralArrayLogic）

采用E2CMOS工藝，具有電擦除、可重復(fù)編程和可加密等特點(diǎn)。GAL的輸出結(jié)構(gòu)配置了可以任意組態(tài)的輸出邏輯宏單元OLMC（OutputLogicMacroCell）。GAL器件的結(jié)構(gòu)特點(diǎn)GAL與PAL相比，在結(jié)構(gòu)上的顯著特點(diǎn)是輸出采用了宏單元（OLMC）。也就是說，PAL可編程與陣列是送到一個(gè)固定的或陣列上輸出的，而GAL可編程與陣列則是送到OLMC上輸出的。通過對(duì)OLMC單元的編程，GAL能滿足更多的邏輯電路要求，從而使它比PAL具有更多的功能，設(shè)計(jì)也更為靈活。GAL器件型號(hào)GAL器件型號(hào)定義和PAL一樣根據(jù)輸入輸出的數(shù)量來確定。目前常用GAL器件有GAL16V8和GAL20V8兩種，其基本電路結(jié)構(gòu)大致相同，只是器件引腳數(shù)和規(guī)模不同而已，它們能仿真所有的PAL器件。GAL16V8中16表示器件的輸入端數(shù)量，8表示輸出端數(shù)量，V表示輸出形式可以改變的普通型。GAL16V8和GAL20V8替代的PAL器件GAL輸出邏輯宏單元OLMCGAL輸出邏輯宏單元OLMC的組成：一個(gè)或門一個(gè)異或門一個(gè)D觸發(fā)器四個(gè)數(shù)據(jù)選擇器MUX

輸出數(shù)據(jù)選擇器(OMUX)、乘積項(xiàng)數(shù)據(jù)選擇器(PTMUX)

三態(tài)數(shù)據(jù)選擇器(TSMUX)

反饋數(shù)據(jù)選擇器(FMUX)一些門電路組成的控制電