芯片設計 CMOS模擬集成電路設計與仿真實例基于Cadence IC 617 課件 第6章 射頻功率放大器

第6章

射頻功率放大器芯片設計——CMOS模擬集成電路設計與仿真實例：基于CadenceIC617第1頁/共26頁第6章射頻功率放大器6.1功率放大器概述6.1.1功率放大器性能參數(shù)6.1.2功率放大器類型6.1.3負載線匹配6.2實例分析：S波段功率放大器6.2.1電路搭建6.2.2電路參數(shù)仿真6.2.3負載牽引效應及最佳負載阻抗的匹配6.2.4指標測試及電路優(yōu)化6.3本章小結第2頁/共26頁芯片設計——CMOS模擬集成電路設計與仿真實例：基于CadenceIC6176.1功率放大器概述

射頻放大器就是利用有源器件的放大能力對射頻信號完成放大，多處于大信號模式，信號的輸出功率通常較大，因此其放大管需要具備較強的電流驅動水平和較高的抗壓能力。通過以下三個方面了解功率放大器：功率放大器性能參數(shù)功率放大器類型負載線匹配第3頁/共26頁芯片設計——CMOS模擬集成電路設計與仿真實例：基于CadenceIC6176.1.1功率放大器性能參數(shù)功率放大器的典型性能參數(shù)包括工作頻帶、功率增益、飽和輸出功率、1dB壓縮點和三階交調點、功率附加效率（Power-AddedEfficiency，PAE）和漏極效率等，在設計過程中通常需要折衷考慮。此處主要介紹輸出功率、效率、線性度三個參數(shù)：輸出功率：在工作頻帶內傳輸給負載的總功率，且該功率不包括諧波和雜散成分。輸入信號的功率上升到某一值后，輸出信號的功率不再隨著輸入繼續(xù)增加，而是基本保持在一個較穩(wěn)定的值，相當于達到飽和，此時的值就是飽和輸出功率。芯片設計——CMOS模擬集成電路設計與仿真實例：基于CadenceIC617第4頁/共26頁6.1.1功率放大器性能參數(shù)功率放大器的典型性能參數(shù)包括工作頻帶、功率增益、飽和輸出功率、1dB壓縮點和三階交調點、功率附加效率（Power-AddedEfficiency，PAE）和漏極效率等，在設計過程中通常需要折衷考慮。此處主要介紹輸出功率、效率、線性度三個參數(shù)：效率：用來評估其將直流能量轉化為射頻能量的水平。通常有兩種衡量方式（1）功率附加效率：（2）漏極效率：漏極效率通常比功率附加效率高，功率附加效率是最能體現(xiàn)功放效率的參數(shù)。芯片設計——CMOS模擬集成電路設計與仿真實例：基于CadenceIC617第5頁/共26頁6.1.1功率放大器性能參數(shù)功率放大器的典型性能參數(shù)包括工作頻帶、功率增益、飽和輸出功率、1dB壓縮點和三階交調點、功率附加效率（Power-AddedEfficiency，PAE）和漏極效率等，在設計過程中通常需要折衷考慮。此處主要介紹輸出功率、效率、線性度三個參數(shù)：線性度：針對復雜的數(shù)字調制方式，其發(fā)射系統(tǒng)的線性度通常還會用相鄰信道功率比（ACPR）和錯誤向量幅度（EVM）來衡量。其中，相鄰信道功率比主要考察系統(tǒng)由于非線性因素對相鄰信道的干擾程度，而錯誤向量幅度表示的是信號錯誤向量的歸一化長度，通常作為評估信號質量的參數(shù)芯片設計——CMOS模擬集成電路設計與仿真實例：基于CadenceIC617第6頁/共26頁6.1.2功率放大器類型

功率放大器主要分為傳統(tǒng)型功率放大器和開關型功率放大器。

傳統(tǒng)電流源型的功率放大器根據(jù)導通角不同，即輸入信號在多少周期內是導通的這一標準，可分為A類、AB類、B類和C類四種；開關型功率放大器通過高驅動電壓使功率放大器中的晶體管處于開關狀態(tài)，導通時工作在線性區(qū)，截止時工作在截止區(qū)。控制晶體管在完全導通和完全截止的狀態(tài)間瞬時切換。開關型功放可分成D類、E類和F類。芯片設計——CMOS模擬集成電路設計與仿真實例：基于CadenceIC617第7頁/共26頁6.1.2功率放大器類型

功率放大器具體分類與性能特點如表所示：在增益和線性度方面，傳統(tǒng)型功率放大器的表現(xiàn)更好；但在輸出功率和效率方面，開關型功率放大器更有優(yōu)勢。設計時需要折衷考慮。芯片設計——CMOS模擬集成電路設計與仿真實例：基于CadenceIC617第8頁/共26頁

類型工作模式導通角輸出功率理論效率增益線性度傳統(tǒng)型功率放大器A電流源2π中50%高極好AB電流源π~2π中50~78.5%中好B電流源π中78.50%中好C電流源0~π小78.5~100%低差開關型功率放大器D開關π大100%低差E開關π大100%低差F開關π大100%低差6.1.3負載線匹配

功率放大器通常采用負載線匹配以實現(xiàn)最大功率傳輸。負載線匹配條件：Vmax：最大承受電壓；Imax：最大輸出電流。信號源的電壓電流限制芯片設計——CMOS模擬集成電路設計與仿真實例：基于CadenceIC617第9頁/共26頁6.2實例分析：S波段功率放大器使用ADE設計S波段的A類功率放大器，其設計指標具體為：頻率：2.4GHz1dB壓縮點輸出功率：18dBm飽和功率：20dBm功率附加效率：＞30%電源電壓：2.4V第10頁/共26頁芯片設計——CMOS模擬集成電路設計與仿真實例：基于CadenceIC6176.2.1電路搭建運行CadenceIC，建立設計庫并新建cellview；從工藝庫中調入電路所需的器件；添加端口并將所有元件和端口進行連接；將此A類單管放大器電路制作成symbol；新建cellview搭建測試電路；A類單管放大器電路原理圖第11頁/共26頁芯片設計——CMOS模擬集成電路設計與仿真實例：基于CadenceIC6176.2.1電路搭建A類單管放大器測試電路第12頁/共26頁芯片設計——CMOS模擬集成電路設計與仿真實例：基于CadenceIC6176.2.2電路參數(shù)仿真變量設定：amp=5,fre=2.4G,VDD=2.4V；ADE主窗口第13頁/共26頁芯片設計——CMOS模擬集成電路設計與仿真實例：基于CadenceIC617DC仿真；DC仿真菜單設置6.2.2電路參數(shù)仿真pss仿真pss仿真菜單設置第14頁/共26頁芯片設計——CMOS模擬集成電路設計與仿真實例：基于CadenceIC6176.2.2電路參數(shù)仿真查看PSS仿真結果查看pss仿真結果第15頁/共26頁芯片設計——CMOS模擬集成電路設計與仿真實例：基于CadenceIC6176.2.2電路參數(shù)仿真查看PSS仿真結果1dB壓縮點輸出功率15.84dBm；飽和輸出功率大概為19.3dBm；距離指標仍然有一定距離，需要通過阻抗匹配的方法來對電路進行優(yōu)化。功率放大器的1dB壓縮點輸出功率曲線第16頁/共26頁芯片設計——CMOS模擬集成電路設計與仿真實例：基于CadenceIC6176.2.2電路參數(shù)仿真電路穩(wěn)定性及S參數(shù)仿真驗證PSP仿真菜單設置第17頁/共26頁芯片設計——CMOS模擬集成電路設計與仿真實例：基于CadenceIC6176.2.2電路參數(shù)仿真查看S參數(shù)仿真結果查看S參數(shù)仿真結果第18頁/共26頁芯片設計——CMOS模擬集成電路設計與仿真實例：基于CadenceIC6176.2.2電路參數(shù)仿真查看S參數(shù)仿真結果功率放大器的S22仿真結果第19頁/共26頁芯片設計——CMOS模擬集成電路設計與仿真實例：基于CadenceIC617穩(wěn)定因子K仿真結果6.2.3負載牽引效應及最佳負載阻抗的匹配為使功放大器工作在最大功率輸出狀態(tài)，采用負載牽引進行輸出匹配。第20頁/共26頁芯片設計——CMOS模擬集成電路設計與仿真實例：基于CadenceIC617調入portAdapter6.2.3負載牽引效應及最佳負載阻抗的匹配

portAdapter設置與變量賦值如圖所示：第21頁/共26頁芯片設計——CMOS模擬集成電路設計與仿真實例：基于CadenceIC6176.2.3負載牽引效應及最佳負載阻抗的匹配PSS仿真設置：pss仿真，與上述進行1dB壓縮點輸出功率的仿真類似；VariableName處選擇“phase”，Start填入“0”，Stop填入“360”，numberofsteps處填入“20”，其余的仿真設計與之前相同。第22頁/共26頁芯片設計——CMOS模擬集成電路設計與仿真實例：基于CadenceIC617PSS仿真參數(shù)設置6.2.3負載牽引效應及最佳負載阻抗的匹配掃描結果分析：圖中圓圈所環(huán)繞的中心點就是最佳功率匹配點Zopt，圖中為歸一化的坐標，為0.31-1.2*10-6*j，在后續(xù)設置阻抗時要記得乘以端口的特征阻抗50歐姆。第23頁/共26頁芯片設計——CMOS模擬集成電路設計與仿真實例：基于CadenceIC6176.2.3負載牽引效應及最佳負載阻抗的匹配阻抗匹配：采用共軛匹配來進行輸入阻抗匹配。將電路中的“portAdapter”刪除，將輸出port的阻抗設置為最佳功率匹配點的阻抗。進行S參數(shù)掃描，通過Smith圓圖工具進行阻抗匹配即可得到完整的功率放大器的電路圖。第24頁/共26頁芯片設計——CMOS模擬集成電路設計與仿真實例：基于CadenceIC617加入匹配的完整電路圖最佳功率匹配點的阻抗設置6.2.4指標測試及電路優(yōu)化功率附加效率：同樣在pss仿真結束后，選擇pss項下的“PowerAddedEff.”，“Select”項選擇默認的“Output，InputandDCTerminals”，選擇“2.4G”。功率附加效率仿真結果第25頁/共26頁芯片設計——CMOS模擬集成