畢業(yè)設計-DDR的PCB設計

目錄DDR的PCB設計 IThePCBdesignofDDR II第1章緒論 11.1DDR的敘述 11.2DDR-DDR與SDRAM的區(qū)別 11.3DDR存儲器電氣特性驗證 4第2章噪聲來源與分析 82.1反射噪聲分析和端接技術 82.1.1反射形成原因 82.1.2主抗匹配與端接方案 92.1.3端接方案的仿真結果 122.2串擾噪聲分析 132.2.1高速PCB板上的串擾分析模型 132.2.2高速PCB板上的串擾仿真結果 132.2.3減少高速PCB板上的串擾噪聲的措施 14第3章完整性分析 163.1電源完整性 163.2時序分析 173.2.1公共時鐘同步的時序分析 173.2.2源同步的時序分析 223.3案例 24第4章布局與布線 294.1PCB的疊層（stackup）和阻抗 294.2互聯通路拓撲 304.3SDRAM的布局布線 324.4DDR的布局布線 334.4.1布局時應注意 354.4.2布線時應注意 354.4.3布線要點 374.6供電 38結束語 40參考文獻 41致謝 42附錄數據線同組同層 43DDR的PCB設計摘要：隨著微電子技術和計算機技術的不斷發(fā)展，DDR雙通道同步動態(tài)隨機存儲器在通信系統(tǒng)中的應用越來越顯得重要，而隨著電子產品的集成化，對DDR在PCB中的設計要求也越來越高。為了更好的能理解DDR，本文還與SDRAM一并做了介紹與設計。本設計為基于DDR雙通道同步動態(tài)隨機存儲器的PCB設計。本文主要介紹了在對DDR的PCB設計時，所面臨的信號完整性。詳盡的闡述了影響信號完整性的反射、串擾和信號完整性中的時序分析的相關理論并提出了減小反射和串擾得有效措施。對布線與布局的一些注意事項與要點也做了詳細的敘述。關鍵字：反射；SDRAM；串擾；信號完整性；時序ThePCBdesignofDDRAbstract:Withmicroelectronicstechnologyanddevelopmentofcomputertechnology,DDRsynchronousdynamicrandomaccessmemorydoublechannelincommunicationsystem,theapplicationappearsmoreandmoreimportant,andastheelectronicproductofintegrationofthePCBdesignrequirementsoftheDDRmoreandmoreisalsohigh.InordertobetterunderstandDDR,thispaperalsointroducedtogetherwithSDRAManddesign.BasedonthedesignofdoublechannelDDRsynchronousdynamicrandomaccessmemoryofPCBdesign.ThisarticlemainlyintroducedinPCBdesignforDDRfacedwhenthesignalintegrity.Detailedelaboratedtheinfluencesignalintegrityofthereflectionandcrosstalkandsignalintegrityoftiminganalysisandputforwardtherelevanttheoryofreflectionandreducecrosstalkeffectivemeasures.Forsomeofthelayoutandwiringmattersneedingattentionandpointstodothedetailednarration.Keywords：Reflex;SDRAM;Crosstalk;Signalintegrity;Timing第1章緒論1.1DDR的敘述雙通道同步動態(tài)隨機存儲器（雙信道同步動態(tài)隨機存取內存)即DDRSDRAM(DoubleDateRteSynchronousDynamicRandomAccessMemory)為具有雙倍數據傳輸率之SDRAM，其數據傳輸速度為系統(tǒng)頻率之兩倍，由于速度增加，其傳輸效能優(yōu)于傳統(tǒng)的SDRAM。如圖1.1：圖1.1DDRDDR是一種繼SDRAM后產生的內存技術，DDR，英文原意為“DoubleDataRate”，顧名思義，就是雙數據傳輸模式。之所以稱其為“雙”，也就意味著有“單”，我們日常所使用的SDRAM都是“單數據傳輸模式”。DDRSDRAM最早是由三星公司于1996年提出，由日本電氣、三菱、富士通、東芝、日立、德州儀器、三星與現代等八家公司協(xié)議訂立的內存規(guī)格，并得到了AMD、VIA與SiS等主要芯片組廠商的支持。DDR這種內存的特性是在一個內存時鐘周期中，在一個方波上升沿時進行一次操作（讀或寫），而DDR則引用了一種新的設計，其在一個內存時鐘周期中，在方波上升沿時進行一次操作，在方波的下降沿時也做一次操作，之所以在一個時鐘周期中，DDR則可以完成SDRAM兩個周期才能完成的任務，所以理論上同速率的DDR內存與SDRAM內存相比，性能要超出一倍，可以簡單理解為100MHZDDR=200MHZSDRAM。1.2DDR-DDR與SDRAM的區(qū)別DDRSDRAM與SDRAM的不同主要體現在以下幾個方面:1）DDRSDRAM與SDRAM一樣，在開機時也要進行MRS，不過由于操作功能的增多，DDRSDRAM在MRS之前還多了一EMRS階段（ExtendedModeRegisterSet，擴展模式寄存器設置），這個擴展模式寄存器控制著DLL的有效/禁止、輸出驅動強度、QFC有效/無等。由于EMRS與MRS的操作方法與SDRAM的MRS大同小異，在此就不再列出具體的模式表了，有興趣的話可查看相關的DDR內存資料。下面我們就著重說說DDRSDRAM的新設計與新功能。差分時鐘（參見上文“DDRSDRAM讀操作時序圖”）是DDR的一個必要設計，但CK#的作用，并不能理解為第二個觸發(fā)時鐘，而是起到觸發(fā)時鐘校準的作用。由于數據是在CK的上下沿觸發(fā)，造成傳輸周期縮短了一半，因此必須要保證傳輸周期的穩(wěn)定以確保數據的正確傳輸，這就要求CK的上下沿間距要有精確的控制。但因為溫度、電阻性能的改變等原因，CK上下沿間距可能發(fā)生變化，此時與其反相的CK#就起到糾正的作用（CK上升快下降慢，CK#則是上升慢下降快）。而由于上下沿觸發(fā)的原因，也使CL=1.5和2.5成為可能，并容易實現。2）數據選取脈沖（DQS）DQS是DDRSDRAM中的重要功能，它的功能主要用來在一個時鐘周期內準確的區(qū)分出每個傳輸周期，并便于接收方準確接收數據。每一顆芯片都有一個DQS信號線，它是雙向的，在寫入時它用來傳送由北橋發(fā)來的DQS信號，讀取時，則由芯片生成DQS向北橋發(fā)送。完全可以說，它就是數據的同步信號。在讀取時，DQS與數據信號同時生成（也是在CK與CK#的交叉點）。而DDR內存中的CL也就是從CAS發(fā)出到DQS生成的間隔，數據真正出現在數據I/O總線上相對于DQS觸發(fā)的時間間隔被稱為tAC。注意，這與SDRAM中的tAC的不同。實際上，DQS生成時，芯片內部的預取已經完畢了，tAC是指上文結構圖中灰色部分的數據輸出時間，由于預取的原因，實際的數據傳出可能會提前于DQS發(fā)生（數據提前于DQS傳出）。由于是并行傳輸，DDR內存對tAC也有一定的要求，對于DDR266，tAC的允許范圍是±0.75ns，對于DDR333，則是±0.7ns，其中CL里包含了一段DQS的導入期。3）寫入延遲在上面的DQS寫入時序圖中，可以發(fā)現寫入延遲已經不是0了，在發(fā)出寫入命令后，DQS與寫入數據要等一段時間才會送達。這個周期被稱為DQS相對于寫入命令的延遲時間（tDQSS，WRITECommandtothefirstcorrespondingrisingedgeofDQS），對于這個時間大家應該很好理解了。為什么要有這樣的延遲設計呢？原因也在于同步，畢竟一個時鐘周期兩次傳送，需要很高的控制精度，它必須要等接收方做好充分的準備才行。tDQSS是DDR內存寫入操作的一個重要參數，太短的話恐怕接受有誤，太長則會造成總線空閑。tDQSS最短不能小于0.75個時鐘周期，最長不能超過1.25個時鐘周期。有人可能會說，如果這樣，DQS不就與芯片內的時鐘不同步了嗎？對，正常情況下，tDQSS是一個時鐘周期，但寫入時接受方的時鐘只用來控制命令信號的同步，而數據的接受則完全依靠DQS進行同步，所以DQS與時鐘不同步也無所謂。不過，tDQSS產生了一個不利影響——讀后寫操作延遲的增加，如果CL=2.5，還要在tDQSS基礎上加入半個時鐘周期，因為命令都要在CK的上升沿發(fā)出。另外，DDR內存的數據真正寫入由于要經過更多步驟的處理，所以寫回時間（tWR）也明顯延長，一般在3個時鐘周期左右，而在DDR-Ⅱ規(guī)范中更是將tWR列為模式寄存器的一項，可見它的重要性。4）突發(fā)長度與寫入掩碼在DDRSDRAM中，突發(fā)長度只有2、4、8三種選擇，沒有了隨機存取的操作（突發(fā)長度為1）和全頁式突發(fā)。這是為什么呢？因為L-Bank一次就存取兩倍于芯片位寬的數據，所以芯片至少也要進行兩次傳輸才可以，否則內部多出來的數據怎么處理？而全頁式突發(fā)事實證明在PC內存中是很難用得上的，所以被取消也不希奇。另外，DDR內存的數據真正寫入由于要經過更多步驟的處理，所以寫回時間（tWR）也明顯延長，一般在3個時鐘周期左右，而在DDR-Ⅱ規(guī)范中更是將tWR列為模式寄存器的一項，可見它的重要性。但是，突發(fā)長度的定義也與SDRAM的不一樣了，它不再指所連續(xù)尋址的存儲單元數量，而是指連續(xù)的傳輸周期數，每次是一個芯片位寬的數據。對于突發(fā)寫入，如果其中有不想存入的數據，仍可以運用DM信號進行屏蔽。DM信號和數據信號同時發(fā)出，接收方在DQS的上升與下降沿來判斷DM的狀態(tài)，如果DM為高電平，那么之前從DQS中部選取的數據就被屏蔽了。有人可能會覺得，DM是輸入信號，意味著芯片不能發(fā)出DM信號給北橋作為屏蔽讀取數據的參考。其實，該讀哪個數據也是由北橋芯片決定的，所以芯片也無需參與北橋的工作，哪個數據是有用的就留給北橋自己去選吧。5）延遲鎖定回路（DLL）DDRSDRAM對時鐘的精確性有著很高的要求，而DDRSDRAM有兩個時鐘，一個是外部的總線時鐘，一個是內部的工作時鐘，在理論上DDRSDRAM這兩個時鐘應該是同步的，但由于種種原因，如溫度、電壓波動而產生延遲使兩者很難同步，更何況時鐘頻率本身也有不穩(wěn)定的情況（SDRAM也內部時鐘，不過因為它的工作/傳輸頻率較低，所以內外同步問題并不突出）。DDRSDRAM的tAC就是因為內部時鐘與外部時鐘有偏差而引起的，它很可能造成因數據不同步而產生錯誤的惡果。實際上，不同步就是一種正/負延遲，如果延遲不可避免，那么若是設定一個延遲值，如一個時鐘周期，那么內外時鐘的上升與下降沿還是同步的。鑒于外部時鐘周期也不會絕對統(tǒng)一，所以需要根據外部時鐘動態(tài)修正內部時鐘的延遲來實現與外部時鐘的同步，這就是DLL的任務。DLL不同于主板上的PLL，它不涉與頻率與電壓轉換，而是生成一個延遲量給內部時鐘。目前DLL有兩種實現方法，一個是時鐘頻率測量法（CFM，ClockFrequencyMeasurement），一個是時鐘比較法（CC，ClockComparator）。CFM是測量外部時鐘的頻率周期，然后以此周期為延遲值控制內部時鐘，這樣內外時鐘正好就相差了一個時鐘周期，從而實現同步。DLL就這樣反復測量反復控制延遲值，使內部時鐘與外部時鐘保持同步。CC的方法則是比較內外部時鐘的長短，如果內部時鐘周期短了，就將所少的延遲加到下一個內部時鐘周期里，然后再與外部時鐘做比較，若是內部時鐘周期長了，就將多出的延遲從下一個內部時鐘中刨除，如此往復，最終使內外時鐘同步。CFM與CC各有優(yōu)缺點，CFM的校正速度快，僅用兩個時鐘周期，但容易受到噪音干擾，并且如果測量失誤，則內部的延遲就永遠錯下去了。CC的優(yōu)點則是更穩(wěn)定可靠，如果比較失敗，延遲受影響的只是一個數據（而且不會太嚴重），不會涉與到后面的延遲修正，但它的修正時間要比CFM長。DLL功能在DDRSDRAM中可以被禁止，但僅限于除錯與評估操作，正常工作狀態(tài)是自動有效的。1.3DDR存儲器電氣特性驗證幾乎每一個電子設備，從智能手機到服務器，都使用了某種形式的RAM存儲器。盡管閃存NAND繼續(xù)流行(由于各式各樣的消費電子產品的流行)，由于SDRAM為相對較低的每比特成本提供了速度和存儲很好的結合，SDRAM仍然是大多數計算機以與基于計算機產品的主流存儲器技術。DDR是雙數據速率的SDRAM內存，已經成為今天存儲器技術的選擇。DDR技術不斷發(fā)展，不斷提高速度和容量，同時降低成本，減小功率和存儲設備的物理尺寸。圖1.2DDR3雙列直插內存模塊“背面”的測試點隨著時鐘速率和數據傳輸速率不斷增加和性能的提高，設計工程師必須保證系統(tǒng)的性能指標，或確保系統(tǒng)內部存儲器和存儲器控制設備的互操作性，存儲器子系統(tǒng)的模擬信號完整性已成為設計工程師越來越多重點考慮的問題。許多性能問題，甚至在協(xié)議層發(fā)現的問題，也可以追溯到信號完整性問題上。因此，存儲器的模擬信號完整性驗證已經成為很多電子設計驗證關鍵的一步。JEDEC(電子工程設計發(fā)展聯合協(xié)會)已經明確規(guī)定存儲設備詳細測試要求，需要對抖動、定時和電氣信號質量進行驗證。測試參數：如時鐘抖動、建立和保持時間、信號的過沖、信號的下沖、過渡電壓等列入了JEDEC為存儲器技術制定的測試規(guī)范。但執(zhí)行規(guī)范里的這些測試是一個很大的挑戰(zhàn)，因為進行這些測試很可能是一個復雜而又耗時的任務。擁有正確的工具和技術，可以減少測試時間，并確保最準確的測試結果。在本應用文章中，我們將討論針對存儲器測試的解決方案，這個方案能夠幫助工程師戰(zhàn)勝挑戰(zhàn)和簡化驗證過程。信號的獲取和探測存儲器驗證的第一個難點問題是如何探測并采集必要的信號。JEDEC標準規(guī)定的測試應在存儲器元件的BGA(球柵陣列結構的PCB)上。而FBGA封裝組件包括一個焊球連接陣列(這是出于實際目的)，無法進入連接，如何進行存儲器的探測呢？一種解決方案是在PCB布線過程中設計測試點，或探測存儲器元件板的背面的過孔。雖然這些測試點沒有嚴格在“存儲器元件附近”，PCB走線長度一般都比較短，對信號衰減的影響很小。當使用這種方法探測時，信號完整性通常是相當不錯的，可以進行電氣特性的驗證。對于這種類型應用，可以使用手持探頭，但是在多個探頭前端和測試點同時保持良好的電接觸非常困難。如圖1.3所示：圖1.3手持探頭測試考慮到有些JEDEC的測量要求三個或更多的測試點，加上其他信號如芯片選擇信號、RAS和CAS可能需要確定存儲器狀態(tài)，許多工程師常常選擇使用焊接式探頭進行連接。泰克公司開發(fā)了一種專為這種類型的應用設計的探測解決方案。P7500系列探頭有4～20GHz的帶寬，是存儲器驗證應用的選擇。圖1.4說明了幾個可用的P7500系列探頭前端之一，這種探頭非常適合存儲器驗證的應用。這些微波同軸”前端在需要多個探測前端進行焊接情況時提供了有效的解決方案，同時提供優(yōu)秀的信號保真度和4GHz帶寬，足已滿足存儲器DDR3@1600MT/s的測試需求。圖1.4TriModeP7500系列探頭針對存儲器測試應用的另一個優(yōu)點是泰克專有的TriMode(三態(tài))功能。這種獨特的功能允許探頭不但可以測試+和-差分信號，又可以測試單端信號。使用探頭前端的三個焊接連接，用戶就可以使用探頭上控制按鈕或在示波器菜單來對差分和單端探測模式之間進行切換。使用焊接探頭的+連接到單端數據或地址線，使用焊接探頭的一端連接到另一相鄰線。然后用戶可以使用一個探頭，通過兩個單端測量模式之間切換，很容易地測量其中任何兩個信號。然而，很多情況下通過背面過孔探測信號可能不是一種好的選擇。使用嵌入式存儲器設計，存儲器元件背面可能沒有可用的板上空間。甚至很多標準的DIMM，在板的兩面都有存儲器元件，以增加存儲密度。這種情況下，測試工程師怎樣才能探測到測試點呢？圖1.5內插板組件示意圖幸運的是，即使這樣情況，現在也有探測解決方案。泰克公司與Nexus科技公司合作開發(fā)了所有標準DDR3和DDR2存儲器設備轉接板內插板組件。這些轉接板內插板使用插槽代替存儲器元件連接到被測設備。在轉接板有探測的測試點，然后對齊到插槽上的位置。存儲器元件再插到轉接板上。圖1.5是這種“連接”的示意圖。

第2章噪聲來源與分析2.1反射噪聲分析和端接技術一般在通信板中，從CPU到DDR的數據線都會接一個匹配電阻，其作用是為了防止反射，在布線時一般要滿足3W原則，與線間距是線寬的3倍，盡量的減少串擾。下面就其反射與串擾進行說明。2.1.1反射形成原因信號沿傳輸線傳播時，其路徑上的每一步都有相應的瞬態(tài)阻抗，無論是什么原因使瞬態(tài)阻抗發(fā)生了變化，信號都將產生反射現象，瞬態(tài)阻抗變化越大，反射越大。圖2.1反射的形成信號到達瞬態(tài)阻抗不同的兩個區(qū)域的交界面時，在導體中只存在一個電壓和一個電流回路，邊界處不可能出現電壓不連續(xù)，否則此處有一個無限大的電場；也不可能出現電流不連續(xù)，否則此處有一個無限大的磁場，所以交界面的電壓和電流一定連續(xù)，則有：，（2-1）而由歐姆定律知：，（2-2）當交界面兩側的阻抗不同時，以上四個關系不可能同時成立，這就說明在交界面上必然有反射回發(fā)射端的電壓，以平衡交界面兩端不匹配的電壓和電流。入射信號電壓向著分界面?zhèn)鞑ィ鴤鬏斝盘栯妷哼h離分界面而傳播，入射電壓穿越分界面時，產生反射電壓，則有：（2-3）相應的當入射電流穿越分界面時，反射電流和傳輸電流的關系為：（2-4）按照歐姆定律，每個區(qū)域中的電壓與電流的關系為：，，（2-5）通過換算可以得到：，（2-6）由此可以看出，縮小和的差值，有利于減小反射電壓，在實際運用中，通過給傳輸線端接匹配阻抗來實現。在典型的數字系統(tǒng)中，驅動器的輸出阻抗通常小于PCB互聯信號線的特征阻抗，而PCB互聯信號線的特征阻抗也總是小于接收器的輸入阻抗。這種阻抗的不連續(xù)性就會導致設計系統(tǒng)中信號反射的出現。2.1.2主抗匹配與端接方案匹配阻抗的端接有多種方式，包括并聯終端匹配，串聯終端匹配，戴維南終端匹配，AC終端匹配，肖特基二極管終端匹配。本文只介紹并聯終端匹配和串聯終端匹配。并聯終端匹配：并聯終端匹配是最簡單的終端匹配技術：通過一個電阻R將傳輸線的末端接到地或者接到VCC上。電阻R的值必須同傳輸線的特征阻抗Z0匹配，以消除信號的反射。如果R同傳輸線的特征阻抗Z0匹配，不論匹配電壓的值如何，終端匹配電阻將吸收形成信號反射的能量。終端匹配到VCC可以提高驅動器的源的驅動能力，而終端匹配到地則可以提高電流的吸收能力。并聯終端匹配技術突出的優(yōu)點就是這種類型終端匹配技術的設計和應用簡便易行，在這種終端匹配技術中僅需要一個額外的元器件；這種技術的缺點在于終端匹配電阻會帶來直流功率消耗。另外并聯終端匹配技術也會使信號的邏輯高輸出電平的情況退化。將TTL輸出終端匹配到地會降低VOH的電平值，從而降低了接收器輸入端對噪聲的免疫能力。圖2.2并聯終端匹配串聯終端匹配：串聯終端匹配技術，也稱之為后端終端匹配技術，不同于其它類型的終端匹配技術，是源端的終端匹配技術。串聯終端匹配技術是在驅動器輸出端和信號線之間串聯一個電阻。驅動器輸出阻抗R0以與電阻R值的和必須同信號線的特征阻抗Z0匹配。對于這種類型的終端匹配技術，由于信號會在傳輸線、串聯匹配電阻以與驅動器的阻抗之間實現信號電壓的分配，因而加在信號線上的電壓實際只有一半的信號電壓。而在接收端，由于信號線阻抗和接收器阻抗的不匹配，通常情況下，接收器的輸入阻抗更高，因而會導致大約同樣幅度值信號的反射，稱之為附加的信號波形。因而接收器會馬上看到全部的信號電壓（附加信號和反射信號之和），而附加的信號電壓會向驅動端傳遞。然而不會出現進一步的信號反射，這是因為串聯的匹配電阻在接收器端實現了反射信號的終端匹配。串聯終端匹配技術的優(yōu)點是這種匹配技術僅僅為系統(tǒng)中的每一個驅動器增加一個電阻元件，而且相對于其它的電阻類型終端匹配技術來說，串聯終端匹配技術中匹配電阻的功耗是最小的，而且串聯終端匹配技術不會給驅動器增加任何額外的直流負載，也不會在信號線與地之間引入額外的阻抗。由于許多的驅動器都是非線性的驅動器，驅動器的輸出阻抗隨著器件邏輯狀態(tài)的變化而變化，從而導致串聯匹配電阻的合理選擇更加復雜。所以，很難應用某一個簡單的設計公式為串聯匹配電阻來選擇一個最合適的值。圖2.3串聯終端匹配圖2.4數據線的匹配電阻差分信號的匹配：由于DDR信號具有較高翻轉率，為了獲得更好的信號完整性(減小信號過沖、反射等)，需要進行傳輸線阻抗匹配，串連電阻匹配以與終端匹配。以Cyclone系列芯片支持的差分電平標準SSTLCLASSI和SSTLCLASSII為例，匹配方式分別如圖2.5,2.6所示：圖2.5SSTLCLASSI差分信號匹配圖2.6SSTLCLASSII差分信號匹配其中差分信號阻抗為單端50Ω，差分100Ω。DDR的所有信號均需要進行阻抗控制。此外對于時鐘信號串聯終端電阻RS值在15～33Ω，可選的并聯終端電阻RT值在25～68Ω，其他信號串聯匹配電阻RS值為O～33Ω，并聯匹配電阻RT值應該在25～68Ω。具體匹配電阻值以與電阻位置放置可根據仿真結果進行選擇。2.1.3端接方案的仿真結果對走線進行并聯終端匹配后仿真，波形如下：圖2.7VCC并聯終端匹配圖2.8GND并聯終端匹配對長走線進行串聯終端匹配后仿真，波形如下：圖2.9VCC并聯終端匹配2.2串擾噪聲分析2.2.1高速PCB板上的串擾分析模型串擾是指當信號在傳輸線上傳播時，相鄰信號之間由于電磁場的相互耦合產生的不期望的噪聲電壓信號，即能量由一條線耦。圖2.10兩條傳輸線之間的耦合如圖2.10所示，為便于分析，我們依照離散式等效模型來描述兩個相鄰傳輸線的串擾模型，傳輸線AB和CD的特性阻抗為Z0，且終端匹配電阻R=Z0。如果位于A點的驅動源為干擾源，則A—B間的線網稱為干擾源網絡(Aggressorline)，C—D之間的線網被稱為被干擾網絡(Victimline)，被干擾網絡靠近干擾源網絡的驅動端的串擾稱為近端串擾(也稱后向串擾)，而靠近干擾源網絡接收端方向的串擾稱為遠端串擾(也稱前向串擾)。串擾主要源自兩相鄰導體之間所形成的互感Lm和互容Cm,本文只分析感性耦合引起的串擾[5]。2.2.2高速PCB板上的串擾仿真結果在圖2.10中，先只考慮互感Lm引起的感性耦合。線路A到B上傳輸的信號的磁場在線路C到D上感應出電壓，磁耦合的作用類似一個變壓器，由于這是個分布式的傳輸線，所以互感也變成一連串的變壓器分布在兩個相鄰的并行傳輸線上。當一個電壓階躍信號從A移動到B，每個分布在干擾線上的變壓器會依序感應一個干擾尖脈沖出現在被干擾網絡上?；ジ性诒桓蓴_網絡上疊加的這個電壓噪聲，其大小跟干擾網絡上驅動電流的變化成正比。由互感產生的噪聲計算公式為：VnoiseLm=Lmeq\f(dIdriver,dI)（2-1）(dIdriver,dt)值得注意的是，耦合變壓器每一段的互感耦合的極性是不同的，這些感應到被干擾網路的干擾能量依序前向和后向，但極性相反，沿著傳輸線CD分別往C和D點行進。圖2.11互感耦合的前向/后向串擾波形如圖2.11所示，往C方向的前向干擾能量，是和入射電壓與每個互感分量Lm成正比，因為所有前向干擾能量幾乎同時抵達C點，所以前向干擾能量與兩傳輸線的互感總量成正比，傳輸線平行的長度越長，所產生的互感總量就越大，前向干擾能量也隨即增加;然而往D點的后向干擾能量與往C點的前向干擾能量不同的是，雖然兩者耦合的總區(qū)域是一樣的，但每個互感變壓器所感應的干擾分量是依序到達D，后向干擾能量的有效時間長達2Tp(Tp為傳播延時)，隨著線路平行長度的延長(即互感增加)，后向串擾的幅度大小是不會變化的，而持續(xù)時間會增加。2.2.3減少高速PCB板上的串擾噪聲的措施串擾在高速高密度的PCB設計中普遍存在，串擾對系統(tǒng)的影響一般都是負面的。為減少串擾，最基本的就是讓干擾源網絡與被干擾網絡之間的耦合越小越好。在高密度復雜PCB設計中完全避免串擾是不可能的，但在系統(tǒng)設計中設計者應該在考慮不影響系統(tǒng)其它性能的情況下，選擇適當的方法來力求串擾的最小化。結合上面的分析，解決串擾問題主要從以下幾個方面考慮：（1）在布線條件允許的條件下，盡可能拉大傳輸線間的距離;或者盡可能地減少相鄰傳輸線間的平行長度(累積平行長度)，最好是在不同層間走線。（2）相鄰兩層的信號層(無平面層隔離)走線方向應該垂直，盡量避免平行走線以減少層間的串擾。（3）在確保信號時序的情況下，盡可能選擇轉換速度低的器件，使電場與磁場的變化速率變慢，從而降低串擾。（4）在設計層疊時，在滿足特征阻抗的條件下，應使布線層與參考平面(電源或地平面)間的介質層盡可能薄，因而加大了傳輸線與參考平面間的耦合度，減少相鄰傳輸線的耦合。（5）由于表層只有一個參考平面，表層布線的電場耦合比中間層的要強，因而對串擾較敏感的信號線盡量布在內層。（6）通過端接，使傳輸線的遠端和近端終端阻抗與傳輸線匹配，可大大減小串擾的幅度。圖2.12相鄰層垂直走線

第3章完整性分析3.1電源完整性這里的電源完整性指的是在最大的信號切換情況下，其電源的容差性。當未符合此容差要求時，將會導致很多的問題，比如加大時鐘抖動、數據抖動和串擾。這里，可以很好的理解與去偶相關的理論，現在從”目標阻抗”的公式定義開始討論。Ztarget=Voltagetolerance/TransientCurrentt(3-1)在這里，關鍵是要去理解在最差的切換情況下瞬間電流（TransientCurrent）的影響，另一個重要因素是切換的頻率。在所有的頻率范圍里，去耦網絡必須確保它的阻抗等于或小于目標阻抗（Ztarget）。在一塊PCB上，由電源和地層所構成的電容，以與所有的去耦電容，必須能夠確保在100KHz左右到100-200MH左右之間的去耦作用。頻率在100KHz以下，在電壓調節(jié)模塊里的大電容可以很好的進行去耦。而頻率在200MHz以上的，則應該由片上電容或專用的封裝好的電容進行去耦。實際的電源完整性是相當復雜的，其中要考慮到IC的封裝、仿真信號的切換頻率和PCB耗電網絡。對于PCB設計來說，目標阻抗的去耦設計是相對來說比較簡單的，也是比較實際的解決方案。在DDR的設計上有三類電源，它們是VDD、VTT和Vref。VDD的容差要求是5%，而其瞬間電流從Idd2到Idd7大小不同，詳細在JEDEC里有敘述。通過電源層的平面電容和專用的一定數量的去耦電容，可以做到電源完整性，其中去耦電容從0.1uf到0.22uf大小不同，共有10個左右。另外，表貼電容最合適，它具有更小的焊接阻抗。Vref要求更加嚴格的容差性，但是它承載著比較小的電流。顯然，它只需要很窄的走線，且通過一兩個去耦電容就可以達到目標阻抗的要求。由于Vref相當重要，所以去耦電容的擺放盡量靠近器件的管腳。然而，對VTT的布線是具有相當大的挑戰(zhàn)性，因為它不只要有嚴格的容差性，而且還有很大的瞬間電流，不過此電流的大小可以很容易的就計算出來。最終，可以通過增加去耦電容來實現它的目標阻抗匹配。在4層板的PCB里，層之間的間距比較大，從而失去其電源層間的電容優(yōu)勢，所以，去耦電容的數量將大大增加，尤其是小于10nF的高頻電容。詳細的計算和仿真可以通過EDA工具來實現。在多層板中電源一定要是相對獨立且完整的，3.2時序分析網絡通訊領域,ATM交換機、核心路由器、千兆以太網以與各種網關設備中,系統(tǒng)數據速率、時鐘速率不斷提高,相應處理器的工作頻率也越來越高;數據、語音、圖像的傳輸速度已經遠遠高于500Mbps,數百兆乃至數吉的背板也越來越普遍.數字系統(tǒng)速度的提高意味著信號的升降時間盡可能短,由數字信號頻率和邊沿速率提高而產生的一系列高速設計問題也變得越來越突出.當信號的互連延遲大于邊沿信號翻轉時間的20%時,板上的信號導線就會呈現出傳輸線效應,這樣的設計就成為高速設計.高速問題的出現給硬件設計帶來了更大的挑戰(zhàn),有許多從邏輯角度看來正確的設計,如果在實際PCB設計中處理不當就會導致整個設計失敗,這種情形在日益追求高速的網絡通信領域更加明顯.專家預測,在未來的硬件電路設計開銷方面,邏輯功能設計的開銷將大為縮減,而與高速設計相關的開銷將占總開銷的80%甚至更多.高速問題已成為系統(tǒng)設計能否成功的重要因素之一。因高速問題產生的信號過沖、下沖、反射、振鈴、串擾等將嚴重影響系統(tǒng)的正常時序,系統(tǒng)時序余量的減少迫使人們關注影響數字波形時序和質量的各種現象.由于速度的提高使時序變得苛刻時,無論事先對系統(tǒng)原理理解得多么透徹,任何忽略和簡化都可能給系統(tǒng)帶來嚴重的后果.在高速設計中,時序問題的影響更為關鍵,本章將專門討論高速設計中的時序分析與其仿真策略。3.2.1公共時鐘同步的時序分析在高速數字電路中,數據的傳輸一般都通過時鐘對數據信號進行有序的收發(fā)控制.芯片只能按規(guī)定的時序發(fā)送和接收數據,過長的信號延遲或信號延時匹配不當都可能導致信號時序的違背和功能混亂.在低速系統(tǒng)中,互連延遲和振鈴等現象都可忽略不計,因為在這種低速系統(tǒng)中信號有足夠的時間達到穩(wěn)定狀態(tài).但在高速系統(tǒng)中,邊沿速率加快、系統(tǒng)時鐘速率上升,信號在器件之間的傳輸時間以與同步準備時間都縮短,傳輸線上的等效電容、電感也會對信號的數字轉換產生延遲和畸變,再加上信號延時不匹配等因素,都會影響芯片的建立和保持時間,導致芯片無法正確收發(fā)數據、系統(tǒng)無法正常工作。圖3.2數據由DRIVER發(fā)向RECEIVER的公共時鐘同步工作示意圖所謂公共時鐘同步:是指在數據的傳輸過程中,總線上的驅動端和接收端共享同一個時鐘源,在同一個時鐘緩沖器(CLOCKBUFFER)發(fā)出同相時鐘的作用下,完成數據的發(fā)送和接收.圖3.2所示為一個典型的公共時鐘同步數據收發(fā)工作示意圖.在圖3.2中,晶振CRYSTAL產生輸出信號CLK_IN到達時鐘分配器CLOCKBUFFER,經CLOCKBUFFER分配緩沖后發(fā)出兩路同相時鐘,一路是CLKB,用于DRIVER的數據輸出;另一路是CLKA,用于采樣鎖存由DRIVER發(fā)往RECEIVER的數據.時鐘CLKB經Tflt_CLKB一段飛行時間(FLIGHTTIME)后到達DRIVER,DRIVER內部數據由CLKB鎖存經過TCO_DATA時間后出現在DRIVER的輸出端口上,輸出的數據然后再經過一段飛行時間Tflt_DATA到達RECEIVER的輸入端口;在RECEIVER的輸入端口上,利用CLOCKBUFFER產生的另一個時鐘CLKA(經過的延時就是CLKA時鐘飛行時間,即Tflt_CLKA)采樣鎖存這批來自DRIVER的數據,從而完成COMMONCLOCK一個時鐘周期的數據傳送過程.以上過程表明,到達RECEIVER的數據是利用時鐘下一個周期的上升沿采樣的,據此可得到數據傳送所應滿足的兩個必要條件:①RECEIVER輸入端的數據一般都有所要求的建立時間Tsetup,它表示數據有效必須先于時鐘有效的最小時間值,數據信號到達輸入端的時間應該足夠早于時鐘信號,由此可得出建立時間所滿足的不等式;②為了成功地將數據鎖存到器件內部,數據信號必須在接收芯片的輸入端保持足夠長時間有效以確保信號正確無誤地被時鐘采樣鎖存,這段時間稱為保持時間,CLKA的延時必須小于數據的無效時間(INVALID),由此可得出保持時間所滿足的不等式.（1）數據建立時間的時序分析由第一個條件可知,數據信號必須先于時鐘CLKA到達接收端,才能正確地鎖存數據.在公共時鐘總線中,第一個時鐘周期的作用是將數據鎖存到DRIVER的輸出端,第二個時鐘周期則將數據鎖存到RECEIVER的內部,這意味著數據信號到達RECEIVER輸入端的時間應該足夠早于時鐘信號CLKA.為了滿足這一條件,必須確定時鐘和數據信號到達RECEIVER的延時并保證滿足接收端建立時間的要求,任何比需要的建立時間多出來的時間量即為建立時間時序余量Tmargin.在圖3.2的時序圖中,所有箭頭線路表示數據信號和時鐘信號在芯片內部或傳輸線上產生的延時,在下面的箭頭線路表示從第一個時鐘邊沿有效至數據到達RECEIVER輸入端的總延時,在上面的箭頭線路表示接收時鐘CLKA的總延時.從第一個時鐘邊沿有效至數據到達RECEIVER輸入端的總延時為:TDATA_DELAY=TCO_CLKB+Tflt_CLKB+TCO_DATA+Tflt_DATA(3-2)接收時鐘CLKA下一個周期的總延時為:TCLKA_DELAY=TCYCLE+TCO_CLKA+Tflt_CLKA(3-3)要滿足數據的建立時間則必須有:TCLKA_DELAY_MIN-TDATA_DELAY_MAX-Tsetup-Tmargin>0(3-4)展開并考慮時鐘的抖動Tjitter等因素整理后得到:TCYCLE+(TCO_CLKA_MIN-TCO_CLKB_MAX)+(Tflt_CLKA_MIN-Tflt_CLKB_MAX)-TCO_DATA_MAX-Tflt_DATA_SETTLE_DELAY_MAX-Tjitter-Tsetup-Tmargin>0(3-5)式(3-5)中TCYCLE為時鐘的一個時鐘周期;第一個括號內是時鐘芯片CLOCKBUFFER輸出時鐘CLKA、CLKB之間的最大相位差,即手冊上稱的output-outputskew;第二個括號內則是CLOCKBUFFER芯片輸出的兩個時鐘CLKA、CLKB分別到達RECEIVER和DRIVER的最大延時差.式(1)中TCO_DATA是指在一定的測試負載和測試條件下,從時鐘觸發(fā)開始到數據出現在輸出端口并到達測試電壓Vmeas(或VREF)閾值的時間間隔,TCO_DATA的大小與芯片內部邏輯延時、緩沖器OUTPUTBUFFER特性、輸出負載情況都有直接關系,TCO可在芯片數據手冊中查得。由公式(1)可知,可調部分實際只有兩項:Tflt_CLKB_MIN-Tflt_CLKB_MAX和Tflt_DATA_SETTLE_DELAY_MAX.單從滿足建立時間而言,Tflt_CLKA_MIN應盡可能大,而Tflt_CLKB_MAX和Tflt_DATA_SETTLE_DELAY_MAX則要盡可能小.實質上,就是要求接收時鐘來得晚一點,數據來得早一點。（2）數據保持時間的時序分析為了成功地將數據鎖存到器件內部,數據信號必須在接收芯片的輸入端保持足夠長時間有效以確保信號正確無誤地被時鐘采樣鎖存,這段時間稱為保持時間.在公共時鐘總線中,接收端緩沖器利用第二個時鐘邊沿鎖存數據,同時在驅動端把下一個數據鎖存到數據發(fā)送端.因此為了滿足接收端保持時間,必須保證有效數據在下一個數據信號到達之前鎖存到接收端觸發(fā)器中,這就要求接收時鐘CLKA的延時要小于接收數據信號的延時.由圖3.2中的時序關系圖中,可以得到時鐘CLKA的延時:TCLKA_DELAY=TCO_CLKA+Tflt_CLKA（3-6)而數據延時:TDATA_DELAY=TCO_CLKB+Tflt_CLKB+TCO_DATA+Tflt_DATA_SWITCH_DELAY（3-7)若要滿足數據的保持時間,則必須有:TDATA_DELAY_MIN-TCLKA_DELAY_MAX-Thold-Tmargin>0（3-8)展開、整理并考慮時鐘抖動Tjitter等因素,可得如下關系:(TCO_CLKB_MIN-TCO_CLKA_MAX)+(Tflt_CLKB_MIN-Tflt_CLKA_MAX)+TCO_DATA_MIN+Tflt_DATA_SWITCH_DELAY_MIN-Thold-Tmargin-Tjitter>0（3-9)式（3-9)中,第一個括號內仍然是時鐘芯片CLOCKBUFFER輸出時鐘之間的最大相位差;第二個括號內繼續(xù)可以理解為時鐘芯片輸出的兩個時鐘CLKA、CLKB分別到達RECEIVER和DRIVER的最大延時差;要滿足數據的保持時間,實際可調整的部分也只有兩項,即Tflt_CLKB_MIN-Tflt_CLKA_MAX和Tflt_DATA_SWITCH_DELAY_MIN.單從滿足保持時間的角度而言,Tflt_CLKB_MIN和Tflt_DATA_SWITCH_DELAY_MIN應盡可能大,而Tflt_CLKA_MAX則要盡可能小.也就是說,若欲滿足保持時間,就要使接收時鐘早點來,而數據則要晚點無效(invalid).為了正確無誤地接收數據,必須綜合考慮數據的建立時間和保持時間,即同時滿足(1)式和(2)式.分析這兩個不等式可以看出,調整的途徑只有三個:發(fā)送時鐘延時、接收時鐘延時和數據的延時.調整方案可這樣進行:首先假定發(fā)送時鐘延時嚴格等于接收時鐘延時,即Tflt_CLKA_MIN-Tflt_CLKB_MAX=0和Tflt_CLKB_MIN-Tflt_CLKA_MAX=0(后文將對這兩個等式的假設產生的時序偏差進行考慮),然后通過仿真可以得出數據的延時范圍,如果數據延時無解則返回上述兩個等式,調整發(fā)送時鐘延時或接收時鐘延時.下面是寬帶網交換機中GLINK總線公共時鐘同步數據收發(fā)的例子:首先假定發(fā)送時鐘延時嚴格等于接收時鐘延時,然后確定數據的延時范圍,代入各參數,(1)和(2)式分別變?yōu)?1.5-Tflt_DATA_SETTLE_DELAY_MAX-Tmargin>0（3-10)0.5+Tflt_DATA_SWITCH_DELAY_MIN-Tmargin>0（3-11)在不等式提示下,結合PCB布局實際,確定Tflt_DATA_SETTLE_DELAY_MAX<1.1;Tflt_DATA_SWITCH_DELAY_MIN>-0.1,剩下0.4ns的余量分配給了兩個時鐘的時差和Tmargin.在SPECCTRAQUEST中提取拓撲并進行信號完整性仿真,進而確定各段線長與拓撲結構.對此結構(共12種組合)進行全掃描仿真,得到：Tflt_DATA_SETTLE_DELAY_MAX=1.0825Tflt_DATA_SWITCH_DELAY_MIN=-0.0835004符合確定的1.1和-0.1的范圍指標.由此可以得出GLINK總線數據線的約束規(guī)則:①匹配電阻到發(fā)送端的延時不應大于0.1ns;數據線必須以0.1ns進行匹配,即每個數據線都必須在0.65ns～0.75ns之間.有了上述的約束規(guī)則就可以指導布線了.下面再考慮硬性規(guī)定：Tflt_CLKA_MIN-Tflt_CLKB_MAX=0和Tflt_CLKB_MIN-Tflt_CLKA_MAX=0帶來的影響.事先約束發(fā)送時鐘和接收時鐘完全等長(在實際操作中以0.02ns進行匹配)在CADENCE環(huán)境下,進行時鐘仿真,得到結果:|Tflt_CLKA_MIN-Tflt_CLKB_MAX|<0.2和|Tflt_CLKB_MIN-Tflt_CLKA_MAX|<0.2.可見留給Tmargin的余量為0.2ns.最終的仿真結果是:①匹配電阻到發(fā)送端的延時不應大于0.1ns;②數據線以0.1ns進行匹配,即每個數據線都必須在0.65ns～0.75ns之間;③發(fā)送時鐘和接收時鐘以0.02ns匹配等長;④Tmargin=0.2ns.有了上述拓撲結構樣板和約束規(guī)則就可以將SPECCTRAQUEST或ALLEGRO導入到CONSTRAINSMANAGER中.當這些設計約束規(guī)則設置好后,就可以利用自動布線器進行規(guī)則驅動自動布線或人工調線,圖3.3和圖3.4是仿真波形：圖3.3無匹配電阻時鐘線（125MHz）圖3.4加源端串聯匹配電阻3.2.2源同步的時序分析所謂源同步就是指時鐘選通信號CLK由驅動芯片伴隨發(fā)送數據一起發(fā)送,它并不象公共時鐘同步那樣采用獨立的時鐘源.在源同步數據收發(fā)中,數據首先發(fā)向接收端,經稍短時間選通時鐘再發(fā)向接收端用于采樣鎖存這批數據.其示意圖如圖3.5所示.源同步的時序分析較公共時鐘同步較為簡單,分析方法很類似,下面直接給出分析公式:建立時間：Tvb_min+(Tflt_clk_min-Tflt_data_settle_delay_max)-Tsetup-Tmargin>0（3-12)保持時間:Tva_min+(Tflt_data_switch_delaymin-Tflt_clk_max)-Thold-Tmargin>0（3-13)圖3.5源同步數據發(fā)送示意圖其中,Tvb為驅動端的建立時間,表示驅動端數據在時鐘有效前多少時間有效;Tva為發(fā)送端的保持時間,表示驅動端數據在時鐘有效后保持有效的時間;其他參量含義同前.下面以通信電路中很常見的TBI接口為例介紹源同步時序分析與仿真過程.TBI接口主要包括發(fā)送時鐘和10bit的發(fā)送數據、兩個接收時鐘和10bit接收數據.RBC0、RBC1為兩個接收時鐘,在千兆以太網中,這兩個時鐘頻率為62.5MHz,相差為180°,兩個時鐘的上升沿輪流用于鎖存數據.根據數據手冊的時序參數,代入上式可得:2.5+Tflt_clk_min-Tflt_data__settle_delay_max-1-Tmargin>01.5+Tflt_data__switch_delaymin-Tflt_clk_max-0.5-Tmargin>0仿照前述分析方法:假設時鐘、數據信號線的飛行時間嚴格相等,即時鐘和數據完全匹配,然后分析它們不匹配帶來的影響.上式變?yōu)?.5-Tmargin>0;1-Tmargin>0可見,無論是建立時間還是保持時間都有很大的余量.經過仿真,發(fā)現數據和時鐘完全匹配等長(以0.02ns匹配為例),仍有0.3ns的差別,即,Tflt_clk_min-Tflt_data_settle_delay_max<0.3Tflt_data_switch_delaymin-Tflt_clk_max<0.3取Tmargin=0.5ns得到時鐘和數據的匹配為0.2ns,即數據和時鐘的長度匹配不應超過0.2ns。在公共時鐘同步中,數據的發(fā)送和接收必須在一個時鐘周期內完成.同時器件的延時和PCB走線的延遲也限制了公共時鐘總線的最高理論工作頻率.故公共時鐘同步一般用于低于200MHz～300MHz的傳輸速率,高于這個速率的傳輸,一般應引入源同步技術.源同步技術工作在相對的時鐘系統(tǒng)下,采用數據和時鐘并行傳輸,傳輸速率主要由數據和時鐘信號間的時差決定,這樣可以使系統(tǒng)達到更高的傳輸速率.筆者通過對寬帶以太網交換機主機和子卡板進行信號完整性分析、時序分析與其仿真,大大縮短了產品的設計周期,通過分析仿真有效地解決了高速設計中出現的信號完整性、時序等方面的問題,充分保證了設計的質量和設計速度,真正做到了PCB板的一次通過.主板和子卡板目前已經通過調試,并順利轉產。3.3案例上面所介紹的相關規(guī)則，在DDR2PCB、DDR3PCB和DDR3-DIMMPCB里，都已經得到普遍的應用。在下面的案例中，我們采用MOSAID公司的控制器，它提供了對DDR2和DDR3的操作功能。在SI仿真方面，采用了IBIS模型，其存儲器的模型來自MICRONTechnolgy,Inc，對于DDR3SDRAM的模型提供了1333Mbps的速率。在這里，數據是操作是在1600Mbps下的。對于不帶緩存（unbuffered）的DIMM（MT_DDR3_0542cc）EBD模型是來自MicronTechnology，下面所有的波形都是采用通常的測試方法，且是在SDRAMdie級進行計算和仿真的。圖3.6所示的6層板里，只在TOP和BOTTOM層進行了布線，存儲器由兩片的SDRAM以菊花鏈的方式所構成。而在DIMM的案例里，只有一個不帶緩存的DIMM被使用。圖3.6、3.7、3.8是對TOP/BOTTOM層布線的一個閃照圖和信號完整性仿真圖：圖3.6只有在TOP和BOTTOM層走線的DDR3的仿真波形（左邊的是ADDRESS和CLOCK網絡，右邊的是DATA和DQS網絡，其時鐘頻率在800MHz，數據通信率為1600Mbps）圖3.7只有在TOP和BOTTOM層走線的DDR2的仿真波形（左邊的是ADDRESS和CLOC網絡，右邊的是DATA和DQS網絡，其時鐘頻率在400MHz，數據通信率為800Mbps）圖3.8只有在TOP和BOTTOM層走線的DDR3-DIMM的仿真波形

（左邊的是ADDRESS和CLOCK網絡，右邊的是DATA和DQS網絡）最好，圖3.9顯示了兩個經過比較過的數據信號眼圖，一個是仿真的結果，而另一個是實際測量的。在上面的所有案例里，波形的完整性的完美程度都是令人興奮的。圖3.9800MbpsDDR2的數據信號仿真眼圖(紅)和實測眼圖(藍)由上得知，針對DDR2/DDR3的設計，SI和PI的各種相關因素都做了全面的介紹。對于在4層板里設計800Mbps的DDR2和DDR3是可行的，但是對于DDR3-1600Mbps是具有很大的挑戰(zhàn)性。

第4章布局與布線4.1PCB的疊層（stackup）和阻抗在布線之前應考慮層疊與阻抗，對于一塊受PCB層數約束的基板（如4層板）來說，其所有的信號線只能走在TOP和BOTTOM層，中間的兩層，其中一層為GND平面層，而另一層為VDD平面層，Vtt和Vref在VDD平面層布線。而當使用6層來走線時，設計一種專用拓撲結構變得更加容易，同時由于Power層和GND層的間距變小了，從而提高了PI。互聯通道的另一參數阻抗，在DDR2的設計時必須是恒定連續(xù)的，單端走線的阻抗匹配電阻50Ohms必須被用到所有的單端信號上，且做到阻抗匹配，而對于差分信號，100Ohms的終端阻抗匹配電阻必須被用到所有的差分信號終端，比如CLOCK和DQS信號。另外，所有的匹配電阻必須上拉到VTT，且保持50Ohms，ODT的設置也必須保持在50Ohms。在DDR3的設計時，單端信號的終端匹配電阻在40和60Ohms之間可選擇的被設計到ADDR/CMD/CNTRL信號線上，這已經被證明有很多的優(yōu)點。而且，上拉到VTT的終端匹配電阻根據SI仿真的結果的走線阻抗，電阻值可能需要做出不同的選擇，通常其電阻值在30-70Ohms之間。而差分信號的阻抗匹配電阻始終在100Ohms。圖4.1四層和六層PCB的疊層方式4.2互聯通路拓撲對于DDR2和DDR3，其中信號DQ、DM和DQS都是點對點的互聯方式，所以不需要任何的拓撲結構，然而列外的是，在multi-rankDIMMs（DualInLineMemoryModules）的設計中并不是這樣的。在點對點的方式時，可以很容易的通過ODT的阻抗設置來做到阻抗匹配，從而實現其波形完整性。而對于ADDR/CMD/CNTRL和一些時鐘信號，它們都是需要多點互聯的，所以需要選擇一個合適的拓撲結構，圖4.2列出了一些相關的拓撲結構，其中Fly-By拓撲結構是一種特殊的菊花鏈，它不需要很長的連線，甚至有時不需要短線（Stub）。對于DDR3，這些所有的拓撲結構都是適用的，然而前提條件是走線要盡可能的短。Fly-By拓撲結構在處理噪聲方面，具有很好的波形完整性，然而在一個4層板上很難實現，需要6層板以上，而菊花鏈式拓撲結構在一個4層板上是容易實現的。另外，樹形拓撲結構要求AB的長度和AC的長度非常接近（如圖4.2）。考慮到波形的完整性，以與盡可能的提高分支的走線長度，同事又要滿足板層的約束要求，在基于4層板的DDR3設計中，最合理的拓撲結構就是帶有最少短線（Stub）的菊花鏈式拓撲結構。圖4.2帶有2片SDRAM的ADDR/CMD/CNTRL拓撲結構對于DDR2-800，這所有的拓撲結構都適用，只是有少許的差別。然而，菊花鏈式拓撲結構被證明在SI方面是具有優(yōu)勢的。對于超過兩片的SDRAM，通常，是根據器件的擺放方式不同而選擇相應的拓撲結構。圖4.3顯示了不同擺放方式而特殊設計的拓撲結構，在這些拓撲結構中，只有A和D是最適合4層板的PCB設計。然而，對于DDR2-800，所列的這些拓撲結構都能滿足其波形的完整性，而在DDR3的設計中，特別是在1600Mbps時，則只有D是滿足設計的。圖4.3帶有4片SDRAM的ADDR/CMD/CNTRL拓撲結構在做到時延的匹配時，往往會在布線時采用trombone方式走線，另外，在布線時難免會有切換板層的時候，此時就會添加一些過孔。不幸的是，但所有這些彎曲的走線和帶過孔的走線，將它們拉直變?yōu)榈乳L度理想走線時，此時它們的時延是不等的，如圖4.4所示。圖4.4Trombone和Vias的實例4.3SDRAM的布局布線4.3.1布局應注意以下幾點：（1）儲存芯片盡量靠近控制芯片放置，使整體布線盡量的短；（2）保證儲存芯片電源PIN有足夠的去耦電容，且每個芯片都要放一個BUCK電容；（3）時鐘信號的匹配電阻與反饋時鐘的電阻靠近控制芯片放置。4.3.2布線時應注意以下幾點：（1）16根數字信號與對應的兩根DMQ信號構成兩組BUS，每組BUS線需要在同一層完成布線，長度盡量控制在+/-25mil以內，間距盡量能達到8mil以上；（2）地址信號線一般采用星形或遠端簇行方式的拓撲結構，到每一支點的長度需要等長，控制在+/-25mil以內；(3）BA0和BA1兩根BANK地址線和其它地址線一起處理，其它控制信號按常規(guī)線處理即可；(4）時鐘信號先要盡量的短，間距按常規(guī)的時鐘線要求；(5）所有信號線的阻抗一般按50Ω來控制。可參考下圖：圖4.5SDRAM參考走線圖4.4DDR的布局布線DDR信號可分為時鐘、數據、地址/命令、控制等四個信號組。各信號組介紹如下：時鐘組：由于采用更高的時鐘頻率與雙沿采樣數據的方式，DDR采用差分時鐘。差分時鐘的走線要求如下：以地平面為參考，給整個時鐘回路的走線提供一個完整的地平面，給回路電流提供一個低阻抗的路徑。所有的DDR差分時鐘信號都必須在關鍵平面上走線，盡量避免層到層的轉換。線寬和差分間距需要參考DDR控制器的實施細則，信號線的單線阻抗應控制在50～60Ω，差分阻抗控制在100～120Ω。時鐘信號到其他信號應保持在20mil*以上，防止對其他信號的干擾。蛇形走線的間距不應小于20mil。數據組：數據組包括DQ、DQS、DM。以低8位數據為例，該數據組包括：DQ[7..0]、DQS[0]、DM[0]數據組布線要求如下：以地平面為參考，給信號回路提供完整的地平面。特征阻抗控制在50～60Ω。與其他非DDR信號間距至少隔離20mil。地址、命令組：地址組包括ADD、BANK、RAS、CAS、WE。該組布線要求如下：保持完整的地和電源平面。特征阻抗控制在50～60Ω。信號線寬參考具體設計實施細則。信號組與其他非DDR信號間距至少保持在20mil以上?？刂平M：控制組包括CS、CKE。該組布線要求如下：需要有一個完整的地平面和電源平面作參考。為了防止串擾，本組內信號同樣也不能和數據信號在同一個電阻排內。目前，比較普遍使用中的DDR2的速度已經高達800Mbps，甚至更高的速度，如1066Mbps，而DDR3的速度已經高達1600Mbps。對于如此高的速度，從PCB的設計角度來講，要做到嚴格的時序匹配，以滿足波形的完整性，這里有很多的因素需要考慮，所有的這些因素都是會互相影響的，但是，它們之間還是存在一些個性的，它們可以被分類為PCB疊層、阻抗、互聯拓撲、時延匹配、串擾、電源完整性和時序，目前，有很多EDA工具可以對它們進行很好的計算和仿真，其中CadenceALLEGROSI-230和Ansoft’sHFSS使用的比較多。圖4.6顯示了DDR2和DDR3所具有的共有技術要求、專有的技術要求以與DDR2和DDR3要求比較。圖4.6DDR2與DDR3技術指標與要求比較4.4.1布局時應注意（1）對于DIMMs，匹配電阻應靠近第一個DIMMs放置，對于SOP/BGA，匹配電阻應根據不同的芯片確定放置端，若時鐘有加匹配電阻，厠電阻可靠近控制芯片放置；（2）所有的上拉電阻擺放在最后一個DIMMs之后，每4個至6個信號放置一個0.1uf或者0.22uf的0603封裝的電容且靠近上拉電阻，對于SOP/BGA可參照處理；（3）要保證DDR芯片有足夠的去耦電容，且要用大個的BUCK電容；（4）儲存芯片盡量靠近控制芯片放置，使得整體布線盡量的短。4.4.2布線時應注意間距的要求：（1）CLK信號與其它信號保持4：1的space；（2）CLK信號以差分線形式1：1的space；（3）DQ/DQS信號以3：1的space布線，與其它信號保持4：1的space（3:1（即線邊緣與線邊緣的距離）=3X線到相鄰地平面的距離），為了繞線方便，我們把邊緣與DQ/DQS分為九組，同組同層，以DQS為基準等長，其分別是：Group0：DQ(0…7)、DQS0、(DM0)Group1：DQ(8…15)、DQS1、(DM1)Group2：DQ(16…23)、DQS2、(DM2)Group3：DQ(24…31)、DQS3、(DM3)Group4：DQ(32…39)、DQS4、(DM4)Group5：DQ(40…47)、DQS5、(DM5)Group6：DQ(48…55)、DQS6、(DM6)Group7：DQ(56…63)、DQS7、(DM7)Group8：ECC(0…7)、DQS8A/C信號以3：1的space布線，與其他信號保持4：1的space；如圖29,30：長度的要求應根據客戶的設計要求嚴格處理；布線順序如下：圖4.7布線順序圖4.8數據線走線1圖4.9數據線走線24.4.3布線要點（1）CLK以差分線形式布線，抑制共模噪聲；（2）同組信號以相同層完成，盡量不換層，同一信號若換層，要有共同的地回流平面；（3）若沒有共同地平面需要需在過孔處加過孔；（4）使用排阻以節(jié)省PCB空間；（5）排阻到DIMMs用表層處理，盡量短，順暢。在實際的PCB設計時，考慮到SI的要求，往往有很多的折中方案。通常，需要優(yōu)先考慮對于那些對信號的完整性要求比較高的。畫PCB時，當考慮一下的一些相關因素，那么對于設計PCB來說可靠性就會更高。（1）要在相關的EDA工具里要設置好里設置好拓撲結構和相關約束。（2）將BGA引腳突圍，將ADDR/CMD/CNTRL引腳布置在DQ/DQS/DM字節(jié)組的中間，由于所有這些分組操作，為了盡可能少的信號交叉，一些獨立的管腳也許會被交換到其它區(qū)域布線。（3）由串擾仿真的結果可知，盡量減少短線（stubs）長度。通常，短線（stubs)是可以被削減的，但不是所有的管腳都做得到的。在BGA焊盤和存儲器焊盤之間也許只需要兩段的走線就可以實現了，但是此走線必須要很細，那么就提高了PCB的制作成本，而且，不是所有的走線都只需要兩段的，除非使用微小的過孔和盤中孔的技術。最終，考慮到信號完整性的容差和成本，可能選擇折中的方案。（4）將Vref的去耦電容靠近Vref管腳擺放；Vtt的去耦電容擺放在最遠的一個SDRAM外端；VDD的去耦電容需要靠近器件擺放。小電容值的去耦電容需要更靠近器件擺放。正確的去耦設計中，并不是所有的去耦電容都是靠近器件擺放的。所有的去耦電容的管腳都需要扇出后走線，這樣可以減少阻抗，通常，兩端段的扇出走線會垂直于電容布線。（5）當切換平面層時，盡量做到長度匹配和加入一些地過孔，這些事先應該在EDA工具里進行很好的仿真。通常，在時域分析來看，差分線里的兩根線的要做到延時匹配，保證其誤差在+/-2ps，而其它的信號要做到+/-10