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文檔簡介

1第11章

集成電路數(shù)字系統(tǒng)設(shè)計基礎(chǔ)11.1數(shù)字系統(tǒng)硬件描述語言11.2數(shù)字系統(tǒng)邏輯綜合與物理實現(xiàn)11.3數(shù)字系統(tǒng)的FPGA/CPLD硬件驗證11.1.3硬件描述語言VHDL

2圖11.3VHL程序結(jié)構(gòu)VHDL把電路系統(tǒng)視為程序模塊。實體用于描述設(shè)計系統(tǒng)的外部接口信號，結(jié)構(gòu)體用于描述系統(tǒng)的行為、系統(tǒng)數(shù)據(jù)的流程或系統(tǒng)組織結(jié)構(gòu)形式。31．實體實體外觀說明的一般形式為：entity（實體名）is（外觀說明）；end（實體名）；entity是實體說明的開始，end是實體說明的結(jié)束。4其VHDL的說明如下：entityfull_adderisport（x,y,cin:inBit;sum,cout:outBit）;endfull_adder;圖11.4全加器實體說明包括名稱、輸入、輸出端口說明等。52．結(jié)構(gòu)體結(jié)構(gòu)體用來描述實體的內(nèi)部情況，用VHDL語言描述的結(jié)構(gòu)體有4種方法：（1）行為描述法：采用進程語句，對設(shè)計實體按算法的路徑來進行描述。（2）數(shù)據(jù)流描述法：采用進程語句，順序描述數(shù)據(jù)流在控制流作用下被加工、處理、存儲的全過程。（3）結(jié)構(gòu)描述法：采用并行處理語句描述設(shè)計實體內(nèi)的結(jié)構(gòu)組織和元件互連關(guān)系。（4）采用多個進程（process）、多個模塊（blocks）、多個子程序（subprograms）的子結(jié)構(gòu)方式。6其一般形式為architecture（結(jié)構(gòu)體名）of（實體名）is（說明）；begin（構(gòu)造語句）；end（結(jié)構(gòu)體名）；73．VHDL的語言要素（1）數(shù)的類型和它的字面值VHDL有6種數(shù)據(jù)類型：整數(shù)、浮點數(shù)、字符、字符串、位串和物理數(shù)。（2）數(shù)據(jù)類型數(shù)據(jù)類型由type語句定義，分為純量類型和復(fù)合類型，復(fù)合類型主要有數(shù)組型（Array）和記錄型（Record）。（3）對象的說明

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