硬件工程師面試題集含答案

硬件工程師面試題集

(DSP,嵌入式系統(tǒng)，電子線路，通訊，微電子，半導體)

1、下面是一些基本的數(shù)字電路學問問題，請簡要回答之。

(1)什么是Setup和Hold時間？

答：Setup/HoldTime用于測試芯片對輸入信號和時鐘信號之間的時間要

求。建立時間(SetupTime)是指觸發(fā)器的時鐘信號上升沿到來以前，數(shù)

據(jù)能夠保持穩(wěn)定不變的時間。輸入數(shù)據(jù)信號應提前時鐘上升沿(如上升沿

有效)T時間到達芯片，這個T就是建立時間通常所說的SetupTimeo如

不滿意SetupTime,這個數(shù)據(jù)就不能被這一時鐘打入觸發(fā)器，只有在下

一個時鐘上升沿到來時，數(shù)據(jù)才能被打入觸發(fā)器。保持時間(HoldTime)

是指觸發(fā)器的時鐘信號上升沿到來以后，數(shù)據(jù)保持穩(wěn)定不變的時間。假如

HoldTime不夠，數(shù)據(jù)同樣不能被打入觸發(fā)器。

(2)什么是競爭與冒險現(xiàn)象？怎樣推斷？如何消退？

答：在組合邏輯電路中，由于門電路的輸入信號經(jīng)過的通路不盡相同，所

產(chǎn)生的延時也就會不同，從而導致到達該門的時間不一樣，我們把這種現(xiàn)

象叫做競爭。由于競爭而在電路輸出端可能產(chǎn)生尖峰脈沖或毛刺的現(xiàn)象叫

冒險。假如布爾式中有相反的信號則可能產(chǎn)生競爭和冒險現(xiàn)象。解決方法:

一是添加布爾式的消去項，二是在芯片外部加電容。

(3)請畫出用D觸發(fā)器實現(xiàn)2倍分頻的邏輯電路

答：把D觸發(fā)器的輸出端加非門接到D端即可，如下圖所示：

(4)什么是〃線與〃邏輯，要實現(xiàn)它，在硬件特性上有什么詳細要求？

答：線與邏輯是兩個或多個輸出信號相連可以實現(xiàn)與的功能。在硬件上,

要用oc門來實現(xiàn)（漏極或者集電極開路），為了防止因灌電流過大而燒壞

0C門，應在0C門輸出端接一上拉電阻（線或則是下拉電阻）。

（5）什么是同步邏輯和異步邏輯？同步電路與異步電路有何區(qū)分？

答：同步邏輯是時鐘之間有固定的因果關系。異步邏輯是各時鐘之間沒有

固定的因果關系.電路設計可分類為同步電路設計和異步電路設計。同步

電路利用時鐘脈沖使其子系統(tǒng)同步運作，而異步電路不運用時鐘脈沖做同

步，其子系統(tǒng)是運用特殊的“起先”和“完成”信號使之同步。異步電

路具有下列優(yōu)點：無時鐘歪斜問題、低電源消耗、平均效能而非最差效

能、模塊性、可組合和可復用性。

（7）你知道那些常用邏輯電平？TTL與COMS電平可以干脆互連嗎？

答：常用的電平標準，低速的有RS232、RS485、RS422、TTL、CMOS、LVTTL、

LVCMOS、ECL、ECL、LVPECL等，高速的有LVDS、GTL、PGTL、CML、HSTL、

SSTL等。

一般說來，CMOS電平比TTL電平有著更高的噪聲容限。假如不考慮速度

和性能，一般TTL與CMOS器件可以互換。但是須要留意有時候負載效

應可能引起電路工作不正常，因為有些TTL電路須要下一級的輸入阻抗

作為負載才能正常工作。

（6）請畫出微機接口電路中，典型的輸入設備與微機接口邏輯示意圖（數(shù)

據(jù)接口、限制接口、鎖存器/緩沖器）

典型輸入設備與微機接口的邏輯示意圖如下：

2、你所知道的可編程邏輯器件有哪些？

答:ROM（只讀存儲器）、PLA（可編程邏輯陣列）、FPLA（現(xiàn)場可編程邏輯陣

列）、PAL（可編程陣列邏輯）GAL（通用陣列邏輯），EPLD（可擦除的可編程邏

輯器件）、FPGA（現(xiàn)場可編程門陣列）、CPLD（困難可編程邏輯器件）等，

其中ROM、FPLA、PAL、GAL、EPLD是出現(xiàn)較早的可編程邏輯器件，而FPGA

和CPLD是當今最流行的兩類可編程邏輯器件。FPGA是基于查找表結構

的，而CPLD是基于乘積項結構的。

3、用VHDL或VERILOG、ABLE描述8位D觸發(fā)器邏輯

4、請簡述用EDA軟件（如PROTEL）進行設計（包括原理圖和PCB圖）到調

試出樣機的整個過程，在各環(huán)節(jié)應留意哪些問題？

答：完成一個電子電路設計方案的整個過程大致可分：（1）原理圖設計

（2）PCB設計（3）投板（4）元器件焊接⑸模塊化調試（6）整機調試。留意

問題如下：

（1）原理圖設計階段

留意適當加入旁路電容與去耦電容；

留意適當加入測試點和0歐電阻以便利調試時測試用；

留意適當加入0歐電阻、電感和磁珠以實現(xiàn)抗干擾和阻抗匹配；

（2）PCB設計階段

自己設計的元器件封裝要特殊留意以防止板打出來后元器件無法焊接；

FM部分走線要盡量短而粗，電源和地線也要盡可能粗；

旁路電容、晶振要盡量靠近芯片對應管腳；

留意美觀與運用便利；

⑶投板

說明自己須要的工藝以與對制板的要求;

（4）元器件焊接

防止出現(xiàn)芯片焊錯位置，管腳不對應；

防止出現(xiàn)虛焊、漏焊、搭焊等；

⑸模塊化調試

先調試電源模塊，然后調試限制模塊，然后再調試其它模塊；

上電時動作要快速，發(fā)覺不會出現(xiàn)短路時在徹底接通電源；

調試一個模塊時適當隔離其它模塊；

各模塊的技術指標肯定要大于客戶的要求；

⑹整機調試

如提高靈敏度等問題

5、基爾霍夫定理

KCL：電路中的隨意節(jié)點，隨意時刻流入該節(jié)點的電流等于流出該節(jié)點的

電流（KVL同理）

6、描述反饋電路的概念，列舉他們的應用

反饋是將放大器輸出信號（電壓或電流）的一部分或全部，回收到放大器輸

入端與輸入信號進行比較（相加或相減），并用比較所得的有效輸入信號去

限制輸出，負反饋可以用來穩(wěn)定輸出信號或者增益，也可以擴展通頻帶，

特殊適合于自動限制系統(tǒng)。正反饋可以形成振蕩，適合振蕩電路和波形發(fā)

生電路。

7、負反饋種類與其優(yōu)點

電壓并聯(lián)反饋，電流串聯(lián)反饋，電壓串聯(lián)反饋和電流并聯(lián)反饋

降低放大器的增益靈敏度，變更輸入電阻和輸出電阻，改善放大器的線性

和非線性失真，有效地擴展，放大器的通頻帶，自動調整作用

8、放大電路的頻率補償?shù)哪康氖鞘裁?，有哪些方?/p>

頻率補償是為了變更頻率特性，減小時鐘和相位差，使輸入輸出頻率同步

相位補償通常是改善穩(wěn)定裕度，相位補償與頻率補償?shù)哪繕擞袝r是沖突的

不同的電路或者說不同的元器件對不同頻率的放大倍數(shù)是不相同的，假如

輸入信號不是單一頻率，就會造成高頻放大的倍數(shù)大，低頻放大的倍數(shù)小,

結果輸出的波形就產(chǎn)生了失真

放大電路中頻率補償?shù)哪康模阂皇歉纳品糯箅娐返母哳l特性，而是克服由

于引入負反饋而可能出現(xiàn)自激振蕩現(xiàn)象，使放大器能夠穩(wěn)定工作。在放

大電路中，由于晶體管結電容的存在常常會使放大電路頻率響應的高頻段

不志向，為了解決這一問題，常用的方法就是在電路中引入負反饋。然后,

負反饋的引入又引入了新的問題，那就是負反饋電路會出現(xiàn)自激振蕩現(xiàn)

象，所以為了使放大電路能夠正常穩(wěn)定工作，必需對放大電路進行頻率補

償。

頻率補償?shù)姆椒梢苑譃槌把a償和滯后補償，主要是通過接入一些阻容

元件來變更放大電路的開環(huán)增益在高頻段的相頻特性，目前運用最多的就

是鎖相環(huán)

9、有源濾波器和無源濾波器的區(qū)分

無源濾波器：這種電路主要有無源元件R、L和C組成；有源濾波器：

集成運放和R、C組成，具有不用電感、體積小、重量輕等優(yōu)點。集成

運放的開環(huán)電壓增益和輸入阻抗均很高，輸出電阻小，構成有源濾波電路

后還具有肯定的電壓放大和緩沖作用。但集成運放帶寬有限，所以目前的

有源濾波電路的工作頻率難以做得很高。

10、名詞說明：SRAM、SSRAM、SDRAM、壓控振蕩器(VCO)

SRAM：靜態(tài)RAM；DRAM：動態(tài)RAM；SSRAM：SynchronousStaticRandom

AccessMemory同步靜態(tài)隨機訪問存儲器，它的一種類型的SRAM。

SSRAM的全部訪問都在時鐘的上升/下降沿啟動。地址、數(shù)據(jù)輸入和其它

限制信號均與時鐘信號相關。這一點與異步SRAM不同，異步SRAM的

訪問獨立于時鐘，數(shù)據(jù)輸入和輸出都由地址的變更限制。SDRAM：

SynchronousDRAM同步動態(tài)隨機存儲器。

11、名詞說明:IRQ、BIOS、USB>VHDL、SDRO

(1)IRQ：中斷懇求

(2)BIOS：BIOS是英文“BasicInputOutputSystem”的縮略語，直譯過

來后中文名稱就是〃基本輸入輸出系統(tǒng)〃。其實，它是一組固化到計算機

內主板上一個ROM芯片上的程序，它保存著計算機最重要的基本輸入輸

出的程序、系統(tǒng)設置信息、開機后自檢程序和系統(tǒng)自啟動程序。其主要

功能是為計算機供應最底層的、最干脆的硬件設置和限制。

(3)USB：USB,是英文UniversalSerialBUS(通用串行總線)的縮寫，

而其中文簡稱為“通串線，是一個外部總線標準，用于規(guī)范電腦與外部

設備的連接和通訊。

(4)VHDL：VHDL的英文全寫是：VHSIC(VeryHighSpeedIntegrated

Circuit)HardwareDescriptionLanguage.翻譯成中文就是超高速集

成電路硬件描述語言。主要用于描述數(shù)字系統(tǒng)的結構、行為、功能和接

口。

（5）SDR：軟件無線電，一種無線電廣播通信技術，它基于軟件定義的無

線通信協(xié)議而非通過硬連線實現(xiàn)。換言之，頻帶、空中接口協(xié)議和功能

可通過軟件下載和更新來升級，而不用完全更換硬件。SDR針對構建多

模式、多頻和多功能無線通信設備的問題供應有效而平安的解決方案。

12、單片機上電后沒有運轉，首先要檢查什么

首先應當確認電源電壓是否正常。用電壓表測量接地引腳跟電源引腳之間

的電壓，看是否是電源電壓，例如常用的5V。接下來就是檢查復位引腳

電壓是否正常。分別測量按下復位按鈕和放開復位按鈕的電壓值，看是

否正確。然后再檢查晶振是否起振了，一般用示波器來看晶振引腳的波

形，留意應當運用示波器探頭的“X10”檔。另一個方法是測量復位狀態(tài)

下的10口電平，按住復位鍵不放，然后測量10口（沒接外部上拉的P0

口除外）的電壓，看是否是高電平，如果不是高電平，則多半是因為晶振

沒有起振。另外還要留意的地方是，假如運用片內ROM的話（大部分狀況

下如此，現(xiàn)在已經(jīng)很少有用外部擴ROM的了），肯定要將EA引腳拉高,

否則會出現(xiàn)程序亂跑的狀況。有時用仿真器可以，而燒入片子不行，往

往是因為EA引腳沒拉高的緣故（當然，晶振沒起振也是緣由只一）。經(jīng)

過上面幾點的檢查，一般即可解除故障了。假如系統(tǒng)不穩(wěn)定的話，有時

是因為電源濾波不好導致的。在單片機的電源引腳跟地引腳之間接上一

個O.luF的電容會有所改善。假如電源沒有濾波電容的話，則須要再接

一個更大濾波電容，例如220uF的。遇到系統(tǒng)不穩(wěn)定時，就可以并上電

容試試（越靠近芯片越好）。

13、最基本的三極管曲線特性

答：三極管的曲線特性即指三極管的伏安特性曲線，包括輸入特性曲線和

輸出特性曲線。輸入特性是指三極管輸入回路中，加在基極和放射極的

電壓VBE與由它所產(chǎn)生的基極電流IB之間的關系。輸出特性通常是

指在肯定的基極電流IB限制下，三極管的集電極與放射極之間的電壓

VCE同集電極電流IC的關系

圖（1）典型輸入特性曲線

圖（2）典型輸出特性曲線

圖（3）直、溝通負載線，功耗線

14、什么是頻率響應，怎么才算是穩(wěn)定的頻率響應，簡述變更頻率響應曲

線的幾個方法

答：這里僅對放大電路的頻率響應進行說明。在放大電路中，由于電抗

元件（如電容、電感線圈等）與晶體管極間電容的存在，當輸入信號的頻率

過低或過高時，放大電路的放大倍數(shù)的數(shù)值均會降低，而且還將產(chǎn)生相位

超前或之后現(xiàn)象。也就是說，放大電路的放大倍數(shù)（或者稱為增益）和輸

入信號頻率是一種函數(shù)關系，我們就把這種函數(shù)關系成為放大電路的頻

率響應或頻率特性。放大電路的頻率響應可以用幅頻特性曲線和相頻特性

曲線來描述，假如一個放大電路的幅頻特性曲線是一條平行于x軸的直

線（或在關切的頻率范圍內平行于x軸），而相頻特性曲線是一條通過原

點的直線（或在關切的頻率范圍是條通過原點的直線），那么該頻率響應

就是穩(wěn)定的

變更頻率響應的方法主要有：（1）變更放大電路的元器件參數(shù)；（2）引入

新的元器件來改善現(xiàn)有放大電路的頻率響應；（3）在原有放大電路上串

聯(lián)新的放大電路構成多級放大電路。

15、給出一個差分運放，如何進行相位補償，并畫補償后的波特圖

答：隨著工作頻率的上升，放大器會產(chǎn)生附加相移，可能使負反饋變成正

反饋而引起自激。進行相位補償可以消退高頻自激。相位補償?shù)脑硎牵?/p>

在具有高放大倍數(shù)的中間級，利用一小電容C（幾十?幾百微微法）構成

電壓并聯(lián)負反饋電路?？梢赃\用電容校正、RC校正分別對相頻特性和幅

頻特性進行修改。

波特圖就是在畫放大電路的頻率特性曲線時運用對數(shù)坐標。波特圖由對數(shù)

幅頻特性和對數(shù)相頻特性兩部分組成，它們的橫軸采納對數(shù)刻度lgf,

幅頻特性的縱軸采納lg|Au|表示，單位為dB；相頻特性的縱軸仍用6

表示。

16、基本放大電路的種類與優(yōu)缺點，廣泛采納差分結構的緣由

基本放大電路按其接法分為共基、共射、共集放大電路。

共射放大電路既能放大電流又能放大電壓，輸入電阻在三種電路中居中，

輸出電阻較大，頻帶較窄

共基放大電路只能放大電壓不能放大電流，輸入電阻小，電壓放大倍數(shù)和

輸出電阻與共射放大電路相當，頻率特性是三種接法中最好的電路。常用

于寬頻帶放大電路。

共集放大電路只能放大電流不能放大電壓，是三種接法中輸入電阻最大、

輸出電阻最小的電路，并具有電壓跟隨的特點。常用于電壓大電路的輸

入級和輸出級，在功率放大電路中也常采納射極輸出的形式。

廣泛采納差分結構的緣由是差分結構可以抑制溫度漂移現(xiàn)象。

17、給出一差分電路，已知其輸出電壓Y+和丫-，求共模重量和差模重量

設共模重量是Yc,差模重量是Yd,則可知其輸

Y+=Yc+YdY-=Yc-Yd可得Yc=(Y++Y-)/2Yd=(Y+-丫-)/2

18、畫出一個晶體管級的運放電路，說明原理

下圖(a)給出了單極性集成運放C14573的電路原理圖，圖⑹為其放大電

路部分：

圖(a)C14573電路原理圖圖(b)C14573的

放大電路部分

圖(a)中Tl,T2和T7管構成多路電流源，為放大電路供應靜態(tài)偏置電流,

把偏置電路簡化后，就可得到圖⑹所示的放大電路部分。

第一級是以P溝道管T3和T4為放大管、以N溝道管T5和T6管構成的

電流源為有源負載，采納共源形式的雙端輸入、單端輸出差分放大電路。

由于其次級電路從T8的柵極輸入，其輸入電阻特別大，所以使第一級具

有很強的電壓放大實力。

其次級是共源放大電路，以N溝道管T8為放大管，漏極帶有源負載，因

此也具有很強的電壓放大實力。但其輸出電阻很大，因而帶負載實力較差。

電容C起相位補償作用。

19、電阻R和電容C串聯(lián)，輸入電壓為R和C之間的電壓，輸出電壓分別

為C上電壓和R上電壓，求這兩種電路輸出電壓的頻譜，推斷這兩種電路

何為高通濾波器，何為低通濾波器。當RC?T時，給出輸入電壓波形圖,

繪制兩種電路的輸出波形圖。

答：當輸出電壓為C上電壓時：電路的頻率響應為

從電路的頻率響應不難看出輸出電壓加在c上的為低通濾波器，輸出電壓

加在R上的為高通濾波器，RC?T說明信號的頻率遠遠小于濾波器的中心

頻率，所以對于其次個電路基本上無輸出，第一個電路的輸出波形與輸入

波形基本相同。

20、選擇電阻時要考慮什么？

主要考慮電阻的封裝、功率、精度、阻值和耐壓值等。

21、在CMOS電路中，要有一個單管作為開關管精確傳遞模擬低電平，這

個單管你會用P管還是N管，為什么

答：用N管。N管傳遞低電平，P管傳遞高電平。N管的閾值電壓為正,

P管的閾值電壓為負。在N管柵極加VDD,在漏極加VDD,那么源級的輸

出電壓范圍為0到VDDTth,因為N管的導通條件是Vgs>Vth,當輸出到

達VDD-Vth時管子已經(jīng)關斷了。所以當柵壓為VDD時，源級的最高輸出

電壓只能為VDD-Vtho這叫閾值損失。N管的輸出要比柵壓損失一個閾值

電壓。因此不宜用N管傳輸高電平。P管的輸出也會比柵壓損失一個閾

值。同理柵壓為0時，P管源級的輸出電壓范圍為VDD至U|Vth|,因此

不宜用P管傳遞低電平。

22、畫電流偏置的產(chǎn)生電路，并說明。

基本的偏置電流產(chǎn)生電路包括鏡像電流源、比例電流源和微電流源三種。

下面以鏡像電流源電路為例進行說明：

23、畫出施密特電路，求回差電壓。

答：下圖是用CMOS反相器構成的施密特電路：

因此回差電壓為：AVT=2^VTH=^VDD

24、LC正弦波振蕩器有哪幾種三點式振蕩電路，分別畫出其原理圖。

答：主要有兩種基本類型：電容三點式電路和電感三點式電路。下圖中(a)

和⑹分別給出了其原理電路與其等效電路

(a)電容三點式振蕩電路

(b)電感三點式振蕩電路

25、DAC和ADC的實現(xiàn)各有哪些方法？

實現(xiàn)DAC轉換的方法有：權電阻網(wǎng)絡D/A轉換，倒梯形網(wǎng)絡D/A轉換,

權電流網(wǎng)絡D/A轉換、權電容網(wǎng)絡D/A轉換以與開關樹形D/A轉換等。

實現(xiàn)ADC轉換的方法有：并聯(lián)比較型A/D轉換，反饋比較型A/D轉換,

雙積分型A/D轉換和V-F變換型A/D轉換。

26、A/D電路組成、工作原理

A/D電路由取樣、量化和編碼三部分組成，由于模擬信號在時間上是連續(xù)

信號而數(shù)字信號在時間上是離散信號，因此A/D轉換的第一步就是要根

據(jù)奈奎斯特采樣定律對模擬信號進行采樣。又由于數(shù)字信號在數(shù)值上也

是不連續(xù)的，也就是說數(shù)字信號的取值只有有限個數(shù)值，因此須要對采

樣后的數(shù)據(jù)盡量量化，使其量化到有效電平上，編碼就是對量化后的數(shù)

值進行多進制到二進制二進制的轉換。

27、為什么一個標準的倒相器中P管的寬長比要比N管的寬長比大？

和載流子有關，P管是空穴導電，N管電子導電，電子的遷移率大于空穴,

同樣的電場下，N管的電流大于P管，因此要增大P管的寬長比，使之

對稱，這樣才能使得兩者上升時間下降時間相等、凹凸電平的噪聲容限

一樣、充電和放電是時間相等

28、鎖相環(huán)有哪幾部分組成？

鎖相環(huán)路是一種反饋限制電路，簡稱鎖相環(huán)(PLL)鎖相環(huán)的特點是：利

用外部輸入的參考信號限制環(huán)路內部振蕩信號的頻率和相位。因鎖相環(huán)可

以實現(xiàn)輸出信號頻率對輸入信號頻率的自動跟蹤，所以鎖相環(huán)通常用于

閉環(huán)跟蹤電路。鎖相環(huán)在工作的過程中，當輸出信號的頻率與輸入信號

的頻率相等時，輸出電壓與輸入電壓保持固定的相位差值，即輸出電壓與

輸入電壓的相位被鎖住，這就是鎖相環(huán)名稱的由來鎖相環(huán)通常由鑒相器

(PD)、環(huán)路濾波器(LF)和壓控振蕩器(VCO)三部分組成。鎖相環(huán)中

的鑒相器又稱為相位比較器，它的作用是檢測輸入信號和輸出信號的相

位差，并將檢測出的相位差信號轉換成電壓信號輸出，該信號經(jīng)低通濾波

器濾波后形成壓控振蕩器的限制電壓，對振蕩器輸出信號的頻率實施限

制。

29、用邏輯門和COMS電路實現(xiàn)AB+CD

這里運用與非門實現(xiàn)：

(a)用邏輯門實現(xiàn)

(b)用CMOS電路組成的與非門

圖(a)給出了用與非門實現(xiàn)AB+CD,圖⑹給出了用CMOS電路組成的與非

門，將圖(b)代入圖入)即可得到用CMOS電路實現(xiàn)AB+CD的電路。

30＞用一個二選一mux和一個inv實現(xiàn)異或

假設輸入信號為A、B,輸出信號為Y=A?B+AB\則用一個二選一mux和

一個inv實現(xiàn)異或的電路如下圖所示：

31、給了reg的Setup和Hold時間，求中間組合邏輯的Delay范圍

假設時鐘周期為Tclk,reg的Setup和Hold時間分別記為Setup和

Hold0則有：

32、如何解決亞穩(wěn)態(tài)

亞穩(wěn)態(tài)是指觸發(fā)器無法在某個規(guī)定時間段內達到一個可確認的狀態(tài)。當

一個觸發(fā)器進入亞穩(wěn)態(tài)時，既無法預料該單元的輸出電平，也無法預料何

時輸出才能穩(wěn)定在某個正確的電平上。在亞穩(wěn)態(tài)期間，觸發(fā)器輸出一些中

間級電平，或者可能處于振蕩狀態(tài)，并且這種無用的輸出電平可以沿信

號通道上的各個觸發(fā)器級聯(lián)式傳播下去。解決方法主要有：（1）降低系統(tǒng)

時鐘；（2）用反應更快的FF；（3）引入同步機制，防止亞穩(wěn)態(tài)傳播；（4）改

善時鐘質量，用邊沿變更快速的時鐘信號；（5）運用工藝好、時鐘周期裕

量大的器件

33、集成電路前端設計流程，寫出相關的工具。

集成電路的前端設計主要是指設計IC過程的邏輯設計、功能仿真，而后

端設計則是指設計IC過程中的版圖設計、制板流片。前端設計主要負責

邏輯實現(xiàn)，通常是運用verilog/VHDL之類語言，進行行為級的描述。而

后端設計，主要負責將前端的設計變成真正的schematic&layout,流片，

量產(chǎn)。

集成電路前端設計流程可以分為以下幾個步驟：（1）設計說明書；（2）行為

級描述與仿真；（3）RTL級描述與仿真；（4）前端功能仿真。

硬件語言輸入工具有SUMMIT,VISUALHDL,MENTOR和RENIOR等；圖形輸

入工具有：Composer（cadence）,Viewlogic（viewdraw）等；

數(shù)字電路仿真工具有：Verolog：CADENCE.Verolig-XL、SYNOPSYS、VCS、

MENTOR、Modle-sim

VHDL：CADENCE、NC-vhdKSYNOPSYS、VSS、MENTOR>Modle-sim

模擬電路仿真工具：HSpicePspice,

34、是否接觸過自動布局布線，請說出一兩種工具軟件，自動布局布線須

要哪些基本元素

Protel99seORcadAllegroPads2007powerpcb焊盤阻焊層絲印

層互聯(lián)線留意模擬和數(shù)字分區(qū)域放置敏感元件應盡量避開噪聲干

擾信號完整性電源去耦

35、描述你對集成電路工藝的相識

集成電路是采納半導體制作工藝，在一塊較小的單晶硅片上制作上很多晶

體管與電阻器、電容器等元器件，并根據(jù)多層布線或遂道布線的方法將元

器件組合成完整的電子電路。

（一）按功能結構分類

模擬集成電路和數(shù)字集成電路

（二）按制作工藝分類

厚膜集成電路和薄膜集成電路。

（三）按集成度凹凸分類

小規(guī)模集成電路、中規(guī)模集成電路、大規(guī)模集成電路和超大規(guī)模集成電路

（四）按導電類型不同分類

雙極型集成電路和單極型集成電路。

雙極型集成電路的制作工藝困難，功耗較大，代表集成電路有TTL、ECL、

HTL、LST-TL、STTL等類型

單極型集成電路的制作工藝簡潔，功耗也較低，易于制成大規(guī)模集成電路,

代表集成電路有CMOS、NMOS.PMOS等類型

36、列舉幾種集成電路典型工藝，工藝上常提到0.25,0.18指的是什么

制造工藝：我們常常說的0.18微米、0.13微米制程，就是指制造工藝了。

制造工藝干脆關系到cpu的電氣性能，而0.18微米、0.13微米這個尺度

就是指的是cpu核心中線路的寬度,MOS管是指柵長。

37、請描述一下國內的工藝現(xiàn)狀

38、半導體工藝中，摻雜有哪幾種方式

39、描述CMOS電路中閂鎖效應產(chǎn)生的過程與最終的結果

Latch-up閂鎖效應，又稱寄生PNPN效應或可控硅整流器(SCR,Silicon

ControlledRectifier)效應。在整體硅的CMOS管下，不同極性攙雜的

區(qū)域間都會構成P-N結，而兩個靠近的反方向的P-N結就構成了一個雙極

型的晶體三極管。因此CMOS管的下面會構成多個三極管，這些三極管自

身就可能構成一個電路。這就是M0S管的寄生三極管效應。假如電路間或

中出現(xiàn)了能夠使三極管開通的條件，這個寄生的電路就會極大的影響正常

電路的運作，會使原本的M0S電路承受比正常工作大得多的電流，可能使

電路快速的燒毀。Latch-up狀態(tài)下器件在電源與地之間形成短路，造成大

電流、EOS(電過載)和器件損壞。

40、說明latch-up現(xiàn)象和Antennaeffect和其預防措施.

41、什么叫窄溝效應

當JFET或MESFET溝道較短，＜lum的狀況下，這樣的器件溝道內電場很高,

載流子民飽合速度通過溝道，因而器件的工作速度得以提高，載流子漂移

速度，通常用分段來描述，認為電場小于某一臨界電場時，漂移速度與近

似與電場強成正比，遷移率是常數(shù)，當電場高于臨界時，速度飽和是常數(shù)。

所以在短溝道中，速度是飽和的，漏極電流方程也發(fā)生了變更，這種由有

況下飽和電流不是由于溝道夾斷引起的而是由于速度飽和

42、用波形表示D觸發(fā)器的功能

以電平觸發(fā)為例進行說明，D觸發(fā)器的功能描述如下：當時鐘信號為低電

平時，觸發(fā)器不工作，處于維持狀態(tài)。當時鐘信號為高電平常，D觸發(fā)

器的功能為：若D=0,則觸發(fā)器次態(tài)為0；若D=L則觸發(fā)器次態(tài)為1。

下圖以波形形式來描述D觸發(fā)器的功能：

43、用傳輸門和倒向器組成的邊沿D觸發(fā)器如下圖：

44、畫狀態(tài)機，接受1、2、5分錢的賣報機，每份報紙5分錢。

取投幣信號為輸入邏輯變量，投入一枚5分硬幣是用A=1表示，未投入

時用A=0表示；投入一枚2分硬幣是用B=1表示，未投入時用B=0表

示；投入一枚1分硬幣是用C=1表示，未投入時用C=0表示。由于每

次最多只能投入一枚硬幣，因此除了ABC=000>ABC=001>ABC=010和

ABC=100四種狀態(tài)為合法狀態(tài)，其它四種狀態(tài)為非法狀態(tài)。假設投入3

個2分硬幣或者投入4個1分硬幣和1個2分硬幣后，賣報機在給

出報紙的同時會找會1個1分硬幣。這是輸出變量有兩個，分別用Y

和Z表示。給出報紙時Y=L不給時Y=0；找回1個1分硬幣時Z=L

不找時Z=0o同時假定未投幣時賣報機的初始狀態(tài)為S0,從起先到當前

時刻共投入的硬幣面值為1分記為S1,為2分時記為S2,為3分記

為S3,為4分時記為S4o

由上面的分析可以畫出該狀態(tài)機的狀態(tài)轉換表，如下表所示(便利起見，

這里給出輸入變量為非法狀態(tài)時的轉換表)

狀態(tài)圖如下所示

45、用與非門等設計全加法器

設加數(shù)為A和B,低位進位為C,和為Sum,進位位為Cout,則用與非

門設計的全加器如下圖

假如非門也用與非門實現(xiàn)的話，只需將與非門的兩個輸入端連接，置換到

非門即可

46、RS232c高電平脈沖對應的TTL邏輯是？

首先說明一下什么是正邏輯和負邏輯。正邏輯：用高電平表示邏輯L用

低電平表示邏輯0。負邏輯：用低電平表示邏輯L用高電平表示邏輯0。

在數(shù)字系統(tǒng)的邏輯設計中，若采納NPN晶體管和NM0S管，電源電壓是

正值，一般采用正邏輯。若采納的是PNP管和PM0S管，電源電壓為負

值，則采納負邏輯比較便利。除非特殊說明，一般電路都是采納正邏輯

對于RS232C的數(shù)據(jù)線，邏輯1(MARK)=-3V-15V；邏輯0(SPACE)=+3?

+15V,因此對應的TTL邏輯為負邏輯。

47、VC0是什么，什么參數(shù)(壓控振蕩器)？

VC0即壓控振蕩器，在通信系統(tǒng)電路中，壓控振蕩器(VC0)是其關鍵部件,

特殊是在鎖相環(huán)電路、時鐘復原電路和頻率綜合器等電路中。VC0的性能

指標主要包括：頻率調諧范圍，輸出功率，(長期與短期)頻率穩(wěn)定度，

相位噪聲，頻譜純度，電調速度，推頻系數(shù)，頻率牽引等。

48、什么耐奎斯特定律，怎么由模擬信號轉為數(shù)字信號

49、用D觸發(fā)器做個4進制的計數(shù)器

由于是4進制計數(shù)器，因此只需兩個D觸發(fā)器即可，記進位輸出為

Cout,時鐘信號為CLK,則利用D觸發(fā)器和門電路組成的4進制計數(shù)

器如下圖：

50、鎖存器、觸發(fā)器、寄存器三者的區(qū)分

觸發(fā)器：能夠存儲一位二值信號的基本單元電路統(tǒng)稱為“觸發(fā)器”。

鎖存器：一位觸發(fā)器只能傳送或存儲一位數(shù)據(jù)，而在實際工作中往往希望

一次傳送或存儲多位數(shù)據(jù)。為此可把多個觸發(fā)器的時鐘輸入端CP連接起

來，用一個公共的限制信號來限制，而各個數(shù)據(jù)端口仍舊是各處獨立地接

收數(shù)據(jù)。這樣所構成的能一次傳送或存儲多位數(shù)據(jù)的電路就稱為“鎖存

器”。

寄存器：在實際的數(shù)字系統(tǒng)中，通常把能夠用來存儲一組二進制代碼的同

步時序邏輯電路稱為寄存器。由于觸發(fā)器內有記憶功能，因此利用觸發(fā)器

可以便利地構成寄存器。由于一個觸發(fā)器能夠存儲一位二進制碼，所以把

n個觸發(fā)器的時鐘端口連接起來就能構成一個存儲n位二進制碼的寄存

器。

區(qū)分：從寄存數(shù)據(jù)的角度來年，寄存器和鎖存器的功能是相同的，它們的

區(qū)分在于寄存器是同步時鐘限制，而鎖存器是電位信號限制。可見，寄存

器和鎖存器具有不同的應用場合，取決于限制方式以與限制信號和數(shù)據(jù)信

號之間的時間關系：若數(shù)據(jù)信號有效肯定滯后于限制信號有效，則只能運

用鎖存器；若數(shù)據(jù)信號

提前于限制信號到達并且要求同步操作，則可用寄存器來存放數(shù)據(jù)

51、D觸發(fā)器和D鎖存器的區(qū)分

D觸發(fā)器是指由時鐘邊沿觸發(fā)的存儲器單元，鎖存器指一個由信號而不是

時鐘限制的電平敏感的設備。鎖存器通過鎖存信號限制，不鎖存數(shù)據(jù)時,

輸出端的信號隨輸入信號變更，就像信號通過緩沖器一樣，一旦鎖存信號

起鎖存作用，則數(shù)據(jù)被鎖住，輸入信號不起作用。

52、有源濾波器和無源濾波器的原理與區(qū)分

濾波器是一種對信號的頻率具有選擇性的電路，其功能就是使特定頻率范

圍內的信號通過，而組織其它頻率信號通過。其原理就是當不同頻率的信

號通過該電路時，具有不同的幅度衰減，通帶內的信號衰減很小，而阻帶

內的信號衰減很大。

若濾波電路僅由無源元件（電阻、電容、電感）組成，則稱為無源濾波器；

若濾波電路不僅由無源元件，還有有源元件（雙極型管、單極性管、集成

運放）組成，則稱為有源濾波器。其區(qū)分主要體現(xiàn)在以下幾個方面：

（1）有源濾波器是電子的，無源濾波器是機械的。（2）有源濾波器是檢測

到某一設定好的諧波次數(shù)后抵消它，無源濾波器是通過電抗器與電容器

的協(xié)作形成某次諧波通道汲取諧波。（3）采納無源濾波器因為有電容器

的緣由，所以可提高功率因素。采納有源濾波器只是消退諧波與功率因

素無關。（4）有源濾波器造價是無源濾波器的3倍以上，技術相對不

太成熟，且維護成本高；無源濾波器造價相對較低，技術較成熟，安裝

后基本免維護。（5）有源濾波器用于小電流，無源濾波器可用于大電流。

53、HR,FIR濾波器的異同

IIR是無限長沖激響應濾波器，F(xiàn)IR是有限長沖激響應濾波器。兩者的比

較如下：

(1)在相同的技術指標下，HR濾波器由于存在著輸出對輸入的反饋，所

以可用比FIR濾波器較少的階數(shù)來滿意指標的要求，所用的存儲單元少，

運算次數(shù)少，較為經(jīng)濟

(2)FIR濾波器可得到嚴格的線性相位，而IIR濾波器做不到這一點，

IIR濾波器的選擇性越好，其相位的非線性越嚴峻。因而，假如HR濾

波器要得到線性相位，又要滿意幅度濾波的技術要求，必需加全通網(wǎng)絡進

行相位校正，這同樣會大大增加濾波器的階數(shù)。

(3)FIR濾波器主要采納非遞歸結構，因為無論是從理論上還是從實際的

有限精度的運算中它都是穩(wěn)定的，有限精度運算的誤差也越小。HR濾

波器必需采納遞歸結構，極點必需在z平面單位圓內才能穩(wěn)定，對于這

種結構，運算中的四舍五入處理有時會引起寄生振蕩。

(4)對于FIR濾波器，由于沖激響應是有限長的，因而可以用快速傅里

葉變換算法，這樣運算速度可以快得多。HR濾波器則不能這樣運算。

(5)從設計上看，IIR濾波器可以利用模擬濾波器設計的現(xiàn)成的閉合公

式、數(shù)據(jù)和表格，因此計算工作量較小，對計算工具要求不高。FIR濾波

器則一般沒有現(xiàn)成的設計公式，一般FIR濾波器設計僅有計算機程序可

資利用，因而要借助于計算機。

(6)IIR濾波器主要是設計規(guī)格化的、頻率特性為分段常數(shù)的標準低通、

高通、帶通、帶阻、全通濾波器。FIR濾波器則要敏捷得多。

54、冒泡排序的原理

冒泡排序(BubbleSort)的基本概念是：依次比較相鄰的兩個數(shù)，將小數(shù)放

在前面，大數(shù)放在后面。即首先比較第1個和第2個數(shù)，將小數(shù)放前，

大數(shù)放后。然后比較第2個數(shù)和第3個數(shù)，將小數(shù)放前，大數(shù)放后，

如此接著，直至比較最終兩個數(shù)，將小數(shù)放前，大數(shù)放后。重復以上過

程，仍從第一對數(shù)起先比較(因為可能由于第2個數(shù)和第3個數(shù)的交

換，使得第1個數(shù)不再小于第2個數(shù))，將小數(shù)放前，大數(shù)放后，始終

比較到最大數(shù)前的一對相鄰數(shù)，將小數(shù)放前，大數(shù)放后，其次趟結束，

在倒數(shù)其次個數(shù)中得到一個新的最大數(shù)。如此下去，直至最終完成排序。

由于在排序過程中總是小數(shù)往前放，大數(shù)往后放，相當于氣泡往上升，所

以稱作冒泡排序。

55、操作系統(tǒng)的功能

操作系統(tǒng)是管理系統(tǒng)資源、限制程序執(zhí)行，改善人機界面，供應各種服務,

合理組織計算機工作流程和為用戶運用計算機供應良好運行環(huán)境的一種

系統(tǒng)軟件。資源管理是操作系統(tǒng)的一項主要任務，而限制程序執(zhí)行、擴

充機器功能、提供各種服務、便利用戶運用、組織工作流程、改善人機

界面等等都可以從資源管理的角度去理解。下面從資源管理的觀點來看

操作系統(tǒng)具有的幾個主要功能：

(1)處理機管理：處理機管理的第一項工作是處理中斷事務。硬件只能發(fā)

覺中斷

事務，捕獲它并產(chǎn)生中斷信號，但不能進行處理，配置了操作系統(tǒng)，就能

對中斷事務進行處理。處理機管理的其次項工作是處理器調度。處理器

是計算機系統(tǒng)中一種稀有和寶貴的資源，應當最大限度地提高處理器的

利用率。

(2)存儲管理：存儲管理的主要任務是管理存儲器資源，為多道程序運行

供應有力的支撐，便于用戶運用存儲資源，提高存儲空間的利用率。

(3)設備管理：設備管理的主要任務是管理各類外圍設備，完成用戶提出

的I/O懇求，加快I/O信息的傳送速度，發(fā)揮I/O設備的并行性，

提高I/O設備的利用率，以與供應每種設備的設備驅動程序和中斷處

理程序，為用戶隱藏硬件細節(jié)，供應便利簡潔的設備運用方法。

(4)文件管理：文件管理是針對系統(tǒng)中的信息資源的管理。在現(xiàn)代計算機

中，通常把程序和數(shù)據(jù)以文件形式存儲在外存儲器(又叫輔存儲器)上，

供用戶運用，這樣，外存儲器上保存了大量文件，對這些文件如不能實

行良好的管理方式，就會導致混亂或破壞，造成嚴峻后果。為此，在操

作系統(tǒng)中配置了文件管理，它的主要任務是對用戶文件和系統(tǒng)文件進行

有效管理，實現(xiàn)按名存??；實現(xiàn)文件的共享、愛護和保密，保證文件的

平安性；并供應應用戶一整套能便利運用文件的操作和吩咐。

(5)網(wǎng)絡與通信管理

56、IC設計中同步復位與異步復位的區(qū)分

同步復位在時鐘沿才復位信號，完成復位動作。異步復位不管時鐘，只要

復位信號滿意條件，就完成復位動作。異步復位對復位信號要求比較高，

不能有毛刺，假如其與時鐘關系不確定，也可能出現(xiàn)亞穩(wěn)態(tài)。

57、Moore與Mealy狀態(tài)機的特征

答：Moore狀態(tài)機的輸出僅與當前狀態(tài)值有關，且只在時鐘邊沿到來時

才會有狀態(tài)變更.Mealy狀態(tài)機的輸出不僅與當前狀態(tài)值有關，而且

與當前輸入值有關。

58、時鐘周期為T,觸發(fā)器D1的建立時間最大為Tlmax,最小為Timin。

組合邏輯電路最大延遲為T2max,最小為T2mino問，觸發(fā)器D2的建

立時間T3和保持時間T4應滿意什么條件

首先說下建立時間和保持時間的定義。

建立時間(setuptime)是指在觸發(fā)器的時鐘信號上升沿到來以前，數(shù)據(jù)穩(wěn)

定不變的時間，假如建立時間不夠，數(shù)據(jù)將不能在這個時鐘上升沿被打

入觸發(fā)器；保持時間(holdtime)是指在觸發(fā)器的時鐘信號上升沿到來

以后，數(shù)據(jù)穩(wěn)定不變的時間，假如保持時間不夠，數(shù)據(jù)同樣不能被打入

觸發(fā)器。

Tffpd：觸發(fā)器的輸出響應時間，也就是觸發(fā)器的輸出在elk時鐘上升

沿到來后多長的時間內發(fā)生變更并且穩(wěn)定，也可以理解為觸發(fā)器的輸出

延時。

Tcomb：觸發(fā)器的輸出經(jīng)過組合邏輯所須要的時間，也就是題目中的組合

邏輯延遲。

Tsetup：建立時間

Thold：保持時間

Tclk：時鐘周期

建立時間容限：相當于愛護時間，這里要求建立時間容限大于等于0。

保持時間容限：保持時間容限也要求大于等于0。

關于保持時間的理解就是，在觸發(fā)器D2的輸入信號還處在保持時間的時

候，假如觸發(fā)器D1的輸出已經(jīng)通過組合邏輯到達D2的輸入端的話，將

會破壞D2原來應當保持的數(shù)據(jù)

59、給出某個一般時序電路的圖，有Tsetup、Tdelay、Tck-〉q,還有clock

的delay,寫出確定最大時鐘的因素，同時給出表達式

T+Tclkdealy>Tsetup+Tco+Tdelay；

Thold>Tclkdelay+Tco+Tdelay；

60、說說靜態(tài)、動態(tài)時序模擬的優(yōu)缺點。

靜態(tài)時序分析是采納窮盡分析方法來提取出整個電路存在的全部時序路

徑，計算信號在這些路徑上的傳播延時，檢查信號的建立和保持時間是否

滿意時序要求，通過對最大路徑延時和最小路徑延時的分析，找出違反

時序約束的錯誤。它不須要輸入向量就能窮盡全部的路徑，且運行速度

很快、占用內存較少，不僅可以對芯片設計進行全面的時序功能檢查，

而且還可利用時序分析的結果來優(yōu)化設計，因此靜態(tài)時序分析已經(jīng)越來

越多地被用到數(shù)字集成電路設計的驗證中。動態(tài)時序模擬就是通常的仿

真，因為不行能產(chǎn)生完備的測試向量，覆蓋門級網(wǎng)表中的每一條路徑。

因此在動態(tài)時序分析中，無法暴露一些路徑上可能存在的時序問題。

61、畫出CMOS電路的晶體管級電路圖，實現(xiàn)Y=A*B+C(D+E)

此類題目都可以采納一種做法，首先將表達式全部用與非門和非門表示，

然后將用CMOS電路實現(xiàn)的非門和與非門代入即可。非門既可以單獨實

現(xiàn)，也可以用與非門實現(xiàn)(將兩輸入端接在一起即可)

下圖(a)和⑹分別為用CMOS實現(xiàn)的非門和與非門

\PC

62、利用4選1數(shù)據(jù)選擇器實現(xiàn)F(x,y,z)=xz+yz'

63、A、B、C、D、E進行投票，多數(shù)聽從少數(shù)，輸出是F(也就是假如A、

B、C、D、E中1的個數(shù)比0多，那么F輸出為1,否則F為0),用

與非門實現(xiàn)，輸入數(shù)目沒有限制

記A贊成時A=L反對時A=0；B贊成時A=L反對時B=0；C、D、E亦

是如此。由于共5人投票且少數(shù)聽從多數(shù)，因此只要有三人投贊成票即

可，其他人的投票結果并不須要考慮?；谝陨戏治觯聢D給出用與非門

實現(xiàn)的電路：

64、用邏輯門畫出D觸發(fā)器

65、簡述latch和filp-flop的異同

本題即問鎖存器與觸發(fā)器的異同。

觸發(fā)器：能夠存儲一位二值信號的基本單元電路統(tǒng)稱為“觸發(fā)器”。

鎖存器：一位觸發(fā)器只能傳送或存儲一位數(shù)據(jù)，而在實際工作中往往希望

一次傳送或存儲多位數(shù)據(jù)。為此可把多個觸發(fā)器的時鐘輸入端CP連接起

來，用一個公共的限制信號來限制，而各個數(shù)據(jù)端口仍舊是各處獨立地接

收數(shù)據(jù)。這樣所構成的能一次傳送或存儲多位數(shù)據(jù)的電路就稱為“鎖存器”

66、LATCH和DFF的概念和區(qū)分

本題即問D鎖存器與D觸發(fā)器的概念與區(qū)分。

D觸發(fā)器是指由時鐘邊沿觸發(fā)的存儲器單元，鎖存器指一個由信號而不

是時鐘限制的電平敏感的設備

鎖存器通過鎖存信號限制，不鎖存數(shù)據(jù)時，輸出端的信號隨輸入信號變更,

就像信號通過緩沖器一樣，一旦鎖存信號起鎖存作用，則數(shù)據(jù)被鎖住，

輸入信號不起作用。

67、latch與register的區(qū)分，為什么現(xiàn)在多用register。行為級描

述中l(wèi)atch如何產(chǎn)生的

latch是電平觸發(fā)，register是邊沿觸發(fā)，register在同一時鐘邊沿觸

發(fā)下動作，符合同步電路的設計思想，而latch則屬于異步電路設計，

往往會導致時序分析困難，不適當?shù)膽胠atch則會大量奢侈芯片資

源。

68、Howmanyflip-flopcircuitsareneededtodivideby16(Intel)

69>用filp-flop和logic-gate設^一1個1位加法器，輸入carryin

和current-stage,輸出carryout和next-stage.

考設計具有輸入輸出緩沖功能的加法器，這樣理解的話，題目做起來很簡

潔，只要將輸入和輸出各加一個觸發(fā)器作為數(shù)據(jù)鎖存器即可，也就是須

要4個觸發(fā)器。加法功能完全由門電路實現(xiàn)。

70、實現(xiàn)N位JohnsonCounter,N=5

首先給大家說明下JohnsonCounter,JohnsonCounter即約翰遜計數(shù)器，

又稱扭環(huán)形計數(shù)器，是移位寄存器型計數(shù)器的一種。

由于環(huán)形計數(shù)器的電路狀態(tài)利用率較低，為了在不變更移位寄存器內部結

構的條件下提高環(huán)形計數(shù)器的電路狀態(tài)利用率，只能從變更反饋邏輯電路

上想方法。

事實上任何一種移位寄存器型計數(shù)器的結構都可表示為如下圖所示的一

般形式。其中反饋邏輯電路的函數(shù)表達式可寫成：

71、Cache的主要作用是什么，它與Buffer有何區(qū)分，DSP

Cache即是高速緩沖存儲器，Cache是一個高速小容量的臨時存儲器，可

以用高速的靜態(tài)存儲器芯片實現(xiàn)，或者集成到CPU芯片內部，存儲CPU

最常常訪問的指令或者操作數(shù)據(jù)

Buffer與Cache操作的對象不一樣。Buffer（緩沖）是為了提高內存和硬

盤（或其他I/O設備）之間的數(shù)據(jù)交換的速度而設計的。Cache（緩存）是

為了提高cpu和內存之間的數(shù)據(jù)交換速度而設計，也就是平常見到的一

級緩存、二級緩存、三級緩存等。

嵌入式DSP處理器（EmbeddedDigitalSignalProcessor,EDSP）對系統(tǒng)

結構和指令進行了特殊設計，使其適合于執(zhí)行DSP算法，編譯效率較高，

指令執(zhí)行速度也較高。在數(shù)字濾波、FFT、譜分析等方面DSP算法正在

大量進入嵌入式領域，DSP應用正從在通用單片機中以一般指令實現(xiàn)

DSP功能，過渡到采納嵌入式DSP處理器。嵌入式DSP處理器有兩個發(fā)

展來源，一是DSP處理器經(jīng)過單片化、EMC改造、增加片上外設成為嵌

入式DSP處理器，TI的TMS320c2000/C5000等屬于此范疇；二是在

通用單片機或SOC中增加DSP協(xié)處理器，例如Intel的MCS-296和

Infineon(Siemens)的TriCoreo

72、DSP和通用處理器在結構上有什么不同

與通用處理器相比，DSP屬于專用處理器，它是為了實現(xiàn)實時數(shù)字信號處

理而特地設計的。在結構上，DSP一般采納哈佛結構，即數(shù)據(jù)緩存和指

令緩存相分開。DSP有特地的乘加指令，一次乘加只需一個指令周期即可

完成、而通用處理器中的乘法一般運用加法實現(xiàn)的，一次乘法須要消耗

較多的指令周期。

73、用你熟識的設計方式設計一個可預置初值的7進制循環(huán)計數(shù)器