EDA技術(shù)課后答案

EDA習(xí)題第一章

1.1EDA的英文全稱是什么？EDA的中文含義是什么？

答：EDA即ElectronicDesignAutomation的縮寫，直譯為:電子設(shè)計(jì)自動(dòng)化。

1.2什么叫EDA技術(shù)？

答EDA技術(shù)有狹義和廣義之分，狹義EDA技術(shù)就是以大規(guī)?？删幊桃?guī)律器件為設(shè)計(jì)載體，

以硬件描述語言為系統(tǒng)規(guī)律描述的主要表達(dá)方式，以計(jì)算機(jī)、大規(guī)?？删幊桃?guī)律淵件的開發(fā)軟

件及試驗(yàn)開發(fā)系統(tǒng)為設(shè)計(jì)工具，通過有關(guān)的開發(fā)軟件，自動(dòng)完成用軟件的方式設(shè)計(jì)的電子系統(tǒng)

到硬件系統(tǒng)的規(guī)律編譯、規(guī)律化簡、規(guī)律分割、規(guī)律綜合及優(yōu)化、規(guī)律布局布線、規(guī)律仿真,

直至完成對于特定目標(biāo)芯片的適配編譯、規(guī)律映射、編程下載等工作，最終形成集成電子系

統(tǒng)或?qū)Ｓ眉尚酒囊婚T技術(shù)，或稱為IES/ASIC自動(dòng)設(shè)計(jì)技術(shù)。

13利用EDA技術(shù)進(jìn)展電子系統(tǒng)的設(shè)計(jì)有什么特點(diǎn)？

答：①用軟件的方式設(shè)計(jì)硬件；②用軟件方式設(shè)計(jì)的系統(tǒng)到硬件系統(tǒng)的轉(zhuǎn)換是由有關(guān)的開

發(fā)軟件自動(dòng)完成的；③設(shè)計(jì)過程中可用有關(guān)軟件進(jìn)展各種仿真；④系統(tǒng)可現(xiàn)場編程，在線

升級(jí)；⑤整個(gè)系統(tǒng)可集成在一個(gè)芯片上，體積小、功耗低、牢靠性高。

1.4從使用的角度來講，EDA技術(shù)主要包括幾個(gè)方面的內(nèi)容？這幾個(gè)方面在整個(gè)電子系統(tǒng)的

設(shè)計(jì)中分別起什么作用？

答：EDA技術(shù)的學(xué)習(xí)主要應(yīng)把握四個(gè)方面的內(nèi)容：①大規(guī)?？删幊桃?guī)律器件；②硬件描述

語言；③軟件開發(fā)工具；④試驗(yàn)開發(fā)系統(tǒng)。其中，硬件描述語言是重點(diǎn)。

對于大規(guī)模可編程規(guī)律器件，主要是了解其分類、根本構(gòu)造、工作原理、各廠家產(chǎn)品的系列、性能

指標(biāo)以及如何選用，而對于各個(gè)產(chǎn)品的具休構(gòu)造不必爭論過細(xì)。

對于硬件描述語言，除了把握根本語法規(guī)定外，更重要的是要理解VHDL的三個(gè)“精華”：軟件

的強(qiáng)數(shù)據(jù)類型與硬件電路的惟一性、硬件行為的并行性打算了VHDL語言的并行性、軟件仿

真的挨次性與實(shí)際硬件行為的并行性；要把握系統(tǒng)的分析與建模方法，能夠?qū)⒏鞣N根本語法規(guī)

定嫻熟地運(yùn)用于自己的設(shè)計(jì)中。

對于軟件開發(fā)工具，應(yīng)嫻熟把握從源程序的編輯、規(guī)律綜合、規(guī)律適配以及各種仿真、硬件驗(yàn)

證各步驟的使用。

對于試驗(yàn)開發(fā)系統(tǒng)，主要能夠依據(jù)自己所擁有的設(shè)備，嫻熟地進(jìn)展硬件驗(yàn)證或變通地進(jìn)展硬件

驗(yàn)證。

1.5什么叫可編程規(guī)律器件（簡稱PLD）?FPGA和CPLD的中文含義分別是什么？國際上生

產(chǎn)FPGA/CPLD的主流公司，并且在國內(nèi)占有較大市場份額的主要有哪幾家？其產(chǎn)品系列有

哪些？其可用規(guī)律門/等效門數(shù)大約在什么范圍？

答：可編程規(guī)律器件（簡稱PLD）是一種由用戶編程以實(shí)現(xiàn)某種規(guī)律功能的型規(guī)律器件。

FPGA和CPLD分別是現(xiàn)場可編程門陣列和簡潔可編程規(guī)律器件的簡稱。

國際上生產(chǎn)FPGA/CPLD的主流公司，并且在國內(nèi)占有市場份額較大的主要是Xilinx,

Altera,Lattice三家公司。

Xilinx公司的FPGA器件有XC2023,XC3000,XC4000,XC4000E,XC4000XLA,XC5200系列等，

可用門數(shù)為1200?18000：Altera公司的CPLD器件有FLEX6000,FLEX8000,FLEX10K,FLEX10KE

系列等，供給門數(shù)為5000—25000；Lattice公司的ISP-PLD器件有ispLSHOOO,ispLSI2023,

ispLSI3000,ispLSI6000系列等,集成度可多達(dá)25000個(gè)PLD等效門。

1.6FPGA和CPLD各包括幾個(gè)根本組成局部？

答：FPGA在構(gòu)造上主要分為三個(gè)局部，即可編程規(guī)律單元，可編程輸入/輸出單元和可編程連

線三個(gè)局部。CPLD在構(gòu)造上主要包括三個(gè)局部，即可編程規(guī)律宏單元，可編程輸入/輸出單

元和可編程內(nèi)部連線。

1.7FPGA/CPLD有什么特點(diǎn)？二者在存儲(chǔ)規(guī)律信息方面有什么區(qū)分？在實(shí)際使用中，在什

么狀況下選用CPLD,在什么狀況下選用FPGA?

1.8常用的硬件描述語言有哪幾種？這些硬件描述語言在規(guī)律描述方面有什么區(qū)分？

答：常用的硬件描述語言有VHDL、Verilog、ABEL。

VHDL：作為IEEE的工業(yè)標(biāo)準(zhǔn)硬件描述語言，在電子工程領(lǐng)域，已成為事實(shí)上的通用硬件描

述語言;規(guī)律綜合力氣強(qiáng)，適合行為描述,

Verilog：支持的EDA工具較多，適用于RTL級(jí)和門電路級(jí)的描述，其綜合過程較VHDL稍簡

潔，但其在高級(jí)描述方面不如VHDL。

ABEL：一種支持各種不同輸入方式的HDL,被廣泛用于各種可編程規(guī)律落件的規(guī)律功能設(shè)計(jì)，

由于其語言描述的獨(dú)立性，因而適用于各種不同規(guī)模的可編程器件的設(shè)計(jì)。

1.9目前比較流行的、主流廠家的EDA的軟件工具有哪些？這些開發(fā)軟件的主要區(qū)分是什

么？

答：目前比較流行的、主流廠家的EDA的軟件工具有Altera的MAX+plusILLattice的ispEXPERT、

Xilinx的FoundationSeries。

1.10對于目標(biāo)器件為FPGA/CPLD的VHDL設(shè)計(jì)，其工程設(shè)計(jì)包括幾個(gè)主要步驟？每步的作

用是什么？每步的結(jié)果是什么？

答：第一:需要進(jìn)展“源程序的編輯和編譯”一用確定的規(guī)律表達(dá)手段將設(shè)計(jì)表達(dá)出來；其次：要

進(jìn)展“規(guī)律綜合”…將用確定的規(guī)律表達(dá)手段將表達(dá)出來的設(shè)計(jì)經(jīng)過一系列的操作，分解成

一系列的規(guī)律電路及對應(yīng)的關(guān)系（電路分解）：

第三：要進(jìn)展目標(biāo)器件的“布線/適配”一在選用的目標(biāo)器件中建立這些根本規(guī)律電路的對

應(yīng)關(guān)系（規(guī)律實(shí)現(xiàn)）

第四：目標(biāo)器件的編程下載一將前面的軟件設(shè)計(jì)經(jīng)過編程變成具體的設(shè)計(jì)系統(tǒng)（物理實(shí)現(xiàn)）；

最終要進(jìn)展硬件仿真/硬件測試…驗(yàn)證所設(shè)計(jì)的系統(tǒng)是否符合要求。同時(shí)，在設(shè)計(jì)過程中要

進(jìn)展有關(guān)“仿真”一模擬有關(guān)設(shè)計(jì)結(jié)果與設(shè)計(jì)設(shè)想是否相符。設(shè)計(jì)根本流程如圖1-1所示。

1.11名詞解釋：規(guī)律綜合、規(guī)律適配、行為仿真、功能仿真、時(shí)序仿直。

答：規(guī)律綜合：規(guī)律綜合器的功能就是將設(shè)計(jì)者在EDA平臺(tái)上完成的針對某個(gè)系統(tǒng)工程的

HDL、原理圖或狀態(tài)圖形的描述，針對給定硬件構(gòu)造組件進(jìn)展編譯、優(yōu)化、轉(zhuǎn)換和綜合，最

終獲得門級(jí)電路甚至更底層的電路描述文件。由此可見，綜合器工作前，必需給定最終實(shí)現(xiàn)的

硬件構(gòu)造參數(shù)，它的功能就是將軟件描述與給定硬件構(gòu)造用某種網(wǎng)表文件的方式聯(lián)系起來。

明顯，綜合器是軟件描述與硬件實(shí)現(xiàn)的一座橋梁。綜合過程就是將電路的高級(jí)語言描述轉(zhuǎn)換成

低級(jí)的，可與FPGA/CPLD或構(gòu)成ASIC的門陣列根本構(gòu)造相映射的網(wǎng)表文件。

規(guī)律適配：適配器的功能是將由綜合器產(chǎn)生的網(wǎng)表文件配置于指定的目標(biāo)器件中，產(chǎn)生最終的

下載文件，如JEDEC格式的文件。適配所選定的目標(biāo)器件（FPGA/CPLD芯片）必需屬于原綜合

器指定的目標(biāo)器件系列。

行為仿真：在綜合以前可以先對VHDL所描述的內(nèi)容進(jìn)展行為仿真，馬上VHDL設(shè)計(jì)源程序

直接送到VHDL仿真器中仿真，這就是所謂的VHDL行為仿真。由于此時(shí)的仿真只是依據(jù)

VHDL的語義進(jìn)展的，與具體電路沒有關(guān)系。

功能仿真：僅對VHDL描述的規(guī)律功能進(jìn)展測試模擬，以了解其實(shí)現(xiàn)的功能是否滿足原設(shè)計(jì)

的要求，仿真過程不涉及具體器件的硬件特性，如延時(shí)特性。

時(shí)序仿真：時(shí)序仿真是接近真實(shí)器件運(yùn)行的仿真，仿真過程中已將器件特性考慮進(jìn)去了，因而，

仿真精度要高得多“但時(shí)序仿真的仿真文件必需來自針對具體器件的布線/適配器所產(chǎn)生的

仿真文件。綜合后所得的EDIF/XNF門級(jí)網(wǎng)表文件通常作為FPGA布線器或CPLD適配器的輸

入文件。通過布線/適配的處理后，布線/適配器將生成一個(gè)VHDL網(wǎng)表文件，這個(gè)網(wǎng)表文件

中包含了較為準(zhǔn)確的延時(shí)信息，網(wǎng)表文件中描述的電路構(gòu)造與布線/適配后的結(jié)果是全都的。

此時(shí)，將這個(gè)VHDL網(wǎng)表文件送到VHDL仿真器中進(jìn)展仿真，就可以得到準(zhǔn)確的時(shí)序仿真結(jié)

果了

2-1

普：對于PLD產(chǎn)一殷分為：油于乘枳項(xiàng)(ProducL-Tcrm)技術(shù).

IU”竽h〉T2的中小觀桃PLD,以及中;于森找去Sgk-Up技術(shù)，SRAMT：2的

大欣模PLD/FPGA.EEPROMTPLD/應(yīng)小，步HI于5,060門以下的小規(guī)模設(shè)計(jì)，

運(yùn)合做電雜的組合電訊，如評碼.SRAM工藝的PLDFPGA,密度高，觸發(fā)器多，安用于

1O,000口以上的大煙模設(shè)計(jì)，適合做苴雜的時(shí)序遺料，如數(shù)字信號(hào)處理和各種尊

法。

2-3

lorn公司、Xilinx公司、Lualie。公司方CPLD鋸件系列、FTGA系

列-ISPLS】和pLSI莊輯賺件整列.I：PGA降件H,行高密欣、高速率、豕列化、標(biāo)

準(zhǔn)化.小型化、衣功傀、低功桿、低血本，戰(zhàn)計(jì)

院酒方低，可無限次反或編電.*「1現(xiàn)場博加“認(rèn)尬證安箱點(diǎn).

2-4

答：CFU)的英文全稱班CwlexProKrKsnuiblutoxicDevice.CPLD的結(jié)構(gòu)

主要由宏◎元.“J掠松迷餞和I/O控制域三部分構(gòu)成公元觸忒小籍構(gòu).H俊

權(quán)建歧負(fù)優(yōu)信與傳詡.處核所”的寄取元.1/0控制決抽費(fèi)儲(chǔ)人施小的電氣特性

性制.

2-5

0:FPGA冊的:M有通文、向速中~費(fèi)利化.航次化?小型化、

務(wù)功催、低功，E、低膽本?設(shè)計(jì)火酒力“『兀國次反復(fù)歸松?弁W現(xiàn)均鐵相

網(wǎng)送的征等特點(diǎn)?DL交付Mi佻產(chǎn)前世行和1司封般形式的推模設(shè)計(jì).

2-6

,的典文全稱把HroKFuiusubleGuluArray.l；gA的緒構(gòu)土

俁由打0程理ttf歡（CLB）C土1K由注粗函畋發(fā)生WU觸發(fā):藏、敢訓(xùn)選抒腓呼電Mttl

闌）、摘入/檢H1模收《150（上要由他人岫發(fā)那、輸人康紳期和摘曲岫坡/頓"刪、

愉舟緩州制力1成,1U個(gè)IOB為!制一個(gè)小腳?匕們可楂比黃為借入、摘Hi或雙向1/0

1sr/?

功健。》及可編程互連班詞（PIR）（由許條金屬線應(yīng)構(gòu)成，這些金屬線理加七可編程

開關(guān).通過自動(dòng)布線實(shí)現(xiàn)各種電跳的連接,從而實(shí)現(xiàn)I'PGA內(nèi)部的CLI3和CLB之間、

CLB和IOB之間的旌掇）警3種“『編程電路和一個(gè)SRAM結(jié)構(gòu)的BC*CT方仲單元組成“

CU3是灰現(xiàn)逆假功佗的法本單元,它們通常觀喇地怦列成一個(gè)陣列，傲布于格個(gè)

芯H中；可編程播入/輸出模塊（IOB）主弟完成芯片上的理第9夕卜部弓I腳的接口,

立間濟(jì)才作列在拈片?的四附二可緘松五連加湎（PLR）包招各種K位的注墟線風(fēng)和

些川編桎連投開大，亡們將各個(gè)CLB之間或CLB勺TOB之間以及I0B之「可連椎血

來，構(gòu)成特延功能的市略.

2.7

6什么叫FPGA的42宣槌式2FPGA那件后哪兒種配苴模式？/種Rd式模式

有什么付點(diǎn)？FFGA的BC爸流程如何？

符：FPGA的配笆模式是指FPGA用來完成設(shè)計(jì)時(shí)的膽箱西！笆《矩指用戶設(shè)“輜I

入并編譯后的敖協(xié):由宜文件，構(gòu)其址入PPGA芯J1內(nèi)部的“JN立江體器的過程，的

稱下載.只有?經(jīng)過受鈣函代后，F(xiàn)PGA才能實(shí)現(xiàn)用廣所福理的速健功佗》和外部卷

接方代.FPGAF5種配置模式,分冽是主動(dòng)中行配忖模式?主動(dòng)川行配置模

式，外設(shè)閨比模式，從動(dòng)中行HCH橫式，納花隹配置橫大.主動(dòng)中行閨比橫式椅點(diǎn)：

曲抨生動(dòng)申行榜大任寸，需誣例如一個(gè)夕卜那甲獰存體牌EPROM或PROM,力先將■屈僵

數(shù)押iF入夕卜部存儲(chǔ)符.［修當(dāng)電海授迪后,FPGA將自動(dòng)地從夕卜部中行PROM成EPROM

”.讀取中行BC圖妣明。主動(dòng)并

3.1比較常用硬件描述語言VHDL、Verilog和ABEL語言的優(yōu)劣。

1.VHDL：描述語言層次較高，不易把握底層電路，對綜合器的性能要求較高。有多種

EDA工具選擇，已成為IEEE標(biāo)準(zhǔn)。

應(yīng)用VHDL進(jìn)展工程設(shè)計(jì)的優(yōu)點(diǎn)是多方面的，具體如下：

（1）與其他的硬件描述語言相比，VHDL具有更強(qiáng)的行為描述力氣。

（2）VHDL具有豐富的仿真語句和庫函數(shù)，使得在任何大系統(tǒng)的設(shè)計(jì)早期，就能查驗(yàn)設(shè)計(jì)系

統(tǒng)的功能可行性，隨時(shí)可對系統(tǒng)進(jìn)展仿真模擬，使設(shè)計(jì)者對整個(gè)工程的構(gòu)造和功能可行性做出

推斷。

（3）VHDL語句的行為描述力氣和程序構(gòu)造，打算了它具有支持大規(guī)模設(shè)計(jì)的分解和已

有設(shè)計(jì)的再利用功能。

（4）用VHDL完成一個(gè)確定的設(shè)計(jì)，可以利用EDA工具進(jìn)展規(guī)律綜合和優(yōu)化，并自動(dòng)把

VHDL描述設(shè)計(jì)轉(zhuǎn)變成門級(jí)網(wǎng)表（依據(jù)不同的實(shí)現(xiàn)芯片）。（5）VHDL對設(shè)計(jì)的描述具有相

對獨(dú)立性。

（6）VHDL具有類屬描述語句和子程序調(diào)用等功能，對于完成的設(shè)計(jì)，在不轉(zhuǎn)變源程序的條

件下，只需轉(zhuǎn)變類屬參量或函數(shù)，就能輕易地轉(zhuǎn)變設(shè)計(jì)的規(guī)模和構(gòu)造。

2.Verilog:設(shè)計(jì)者需要了解電路的構(gòu)造細(xì)節(jié)，對綜合器的性能要求較低.有多種EDA工具選

擇，已成為IEEE標(biāo)準(zhǔn)。

3.ABEL:設(shè)計(jì)者需要了解電路的構(gòu)造細(xì)節(jié)，對綜合器的性能要求較低。支持ABEL的綜合器只有

一家，ABEL正朝國際化標(biāo)準(zhǔn)努力。

3.2VHDL程序一般包括幾個(gè)組成局部？每局部的作用是什么？

（1）三個(gè)根本組成局部：庫、程序包使用說明，實(shí)體描述和實(shí)體對應(yīng)的構(gòu)造體描述。（2）庫、

程序包使用說明：用于翻開調(diào)用本設(shè)計(jì)實(shí)體將用到的庫、程序包實(shí)體描述：用于描述

該設(shè)計(jì)實(shí)體與外界的接口信號(hào)說明

構(gòu)造體描述：用于描述該設(shè)計(jì)實(shí)體內(nèi)部的組成及內(nèi)部工作的規(guī)律關(guān)系

構(gòu)造體配置語句主要用于層次化的方式對特定的設(shè)計(jì)實(shí)體進(jìn)展元件的例化，或是為實(shí)體

選定某個(gè)特定的構(gòu)造體

3.3VHDL語言中數(shù)據(jù)對象有幾種？各種數(shù)據(jù)對象的作用范圍如何？各種數(shù)據(jù)對象的實(shí)際

物理含義是什么？

（1）數(shù)據(jù)對象有三種：變量、常量、信號(hào)

（2）常量的作用范圍取決于其所定義的位置。假設(shè)在程序包中定義，則可以用在調(diào)用該程

序包的全部設(shè)計(jì)實(shí)體中。假設(shè)定義在實(shí)體中，則可在這個(gè)實(shí)體的全部構(gòu)造體中使用。假設(shè)定義

在結(jié)構(gòu)體中，則只能用于該構(gòu)造體。假設(shè)定義在進(jìn)程/子程序中，則只能用于該進(jìn)程/子

程序。變量屬于局部量，作用范曲僅限于所定義的進(jìn)程或子程序內(nèi)部。

信號(hào)屬于全局量，作用范圍取決于其所定義的位置。假設(shè)在程序包中定義，則可以用在調(diào)

用該程序包的全部設(shè)計(jì)實(shí)體中。假設(shè)定義在實(shí)體中，則可在這個(gè)實(shí)體的全部構(gòu)造體中使用。假

設(shè)定義在構(gòu)造體中，則只能用于該構(gòu)造體。

（3）信號(hào)表示硬件中的連線，用于各并行語句模塊之間的通信。變量一般用于存儲(chǔ)局部臨

時(shí)數(shù)據(jù)。常量表示電路中的恒定電平，可使代碼中常數(shù)易于閱讀和修改。

3.4什么叫標(biāo)識(shí)符？VHDL的根本標(biāo)識(shí)符是怎樣規(guī)定的？

（1）標(biāo)識(shí)符用來定義常量、變量、信號(hào)、端口、子程序或者參數(shù)的名字。

（2）VHDL的根本標(biāo)識(shí)符就是以英文字母開頭，不連續(xù)使用下劃線，不以下劃線結(jié)尾的，由

26個(gè)英文大小寫字母，數(shù)字0-9以及下劃線組成的字符串。

3.5信號(hào)和變量在描述和使用時(shí)有哪些主要區(qū)分？

（1）變量只能在進(jìn)程或子程序內(nèi)部定義，用于存儲(chǔ)局部/臨時(shí)數(shù)據(jù)。信號(hào)只能在進(jìn)程或子程

序的外部定義，表示硬件中的連線，用于各并行語句模塊之間的通信。

（2）信號(hào)用signal關(guān)鍵字定義，賦值符號(hào)為“<="。變量用variable關(guān)鍵字定義，賦值符號(hào)

為“：="

（3）信號(hào)賦值，可以設(shè)定延時(shí)量，需要延時(shí)一段時(shí)間后才執(zhí)行；變量賦值馬上執(zhí)行。

3.6VHDL語言中的標(biāo)準(zhǔn)數(shù)據(jù)類型有哪幾類？用戶可以自己定義的數(shù)據(jù)類型有哪幾類？并

簡潔介紹各數(shù)據(jù)類型C

（1）標(biāo)量型：屬單元素最根本的數(shù)據(jù)類型，通常用于描述一個(gè)單值數(shù)據(jù)對象，它包括實(shí)數(shù)

類型、整數(shù)類型、枚舉類型和時(shí)何類型。

復(fù)合類型：可以由細(xì)小的數(shù)據(jù)類型復(fù)合而成，如可有標(biāo)量復(fù)合而成。兔合類型主要有

數(shù)組型和記錄型。

存取類型：為給定的數(shù)據(jù)類型的數(shù)據(jù)對象供給存取方式。文件類型：用于供給多

值存取類型。

（2）用戶可自定義的數(shù)據(jù)類型：或舉類型、整數(shù)類型、數(shù)組類型、記錄類型、時(shí)間類型、

實(shí)數(shù)類型等

3.7BIT數(shù)據(jù)類型和STD_LOGIC數(shù)據(jù)類型有什么區(qū)分？

BIT數(shù)據(jù)類型只能取值?；?,而STD_LOGIC數(shù)據(jù)類型是BIT數(shù)據(jù)類型的擴(kuò)展，除了。和

1外，還包括7種數(shù)據(jù)類型，分別是U,X,Z,W,L,H,_

3.8用戶怎樣自定義數(shù)據(jù)類型？試舉例說明。

利用類型定義語句TYPE和子類型定義語句SUBTYPE實(shí)現(xiàn)。

如TYPEWEEKIS(SON,MON,TUE,WED,THU,FRI,SAT)SUBTYPEDIGITSINTEGERRANGE0TO9

3.9VHDL語言有哪幾類操作符？在一個(gè)表達(dá)式中有多種操作符時(shí)應(yīng)按怎樣的準(zhǔn)則進(jìn)展運(yùn)

算？以下三個(gè)表達(dá)式是否等效：①A<=NOTBANDCORD;②A<=(NOTBANDC)ORD;③

A<=NOTBAND(CORD).

(1)主要有四種操作符規(guī)律運(yùn)算符，關(guān)系運(yùn)算符，算術(shù)運(yùn)算符，符號(hào)運(yùn)算符此外還有重載運(yùn)

算符。(2)依據(jù)操作符的優(yōu)先級(jí)凹凸進(jìn)展運(yùn)算

(3)這三個(gè)表達(dá)式不等效。1式表達(dá)錯(cuò)誤，對同一優(yōu)先級(jí)的不同運(yùn)算符應(yīng)加上括號(hào)。2和

3式的運(yùn)算挨次不同。

3.16在CASE語句中在什么狀況下可以不要WHENOTHERS語句？在什么狀況下確定要

WHENOTHERS語句？

答：case語句執(zhí)行時(shí)，依據(jù)選擇表達(dá)式的值來選擇執(zhí)行哪個(gè)挨次語句，要求對于選擇表達(dá)式的

每個(gè)可能取值，有且僅有一個(gè)選擇值與之匹配。因此，當(dāng)已列出的選擇值能夠掩蓋選擇表達(dá)式

的全部可能取值時(shí)，可以不要whenothers語句。否則，要用whenothers表示其它未列出

的選擇值。

a.用IF語句設(shè)計(jì)一個(gè)四一十六譯碼器

PROCESS(Gl/g2a,g2b,sel)

begin

if(gl="1"andg2a="0"andg2b="0")then

if(sel="0000w)theny<=w1111111111111110“；

elsif(sel="0001u)theny<=111111111111110

1"；

elsif(sel="0010u)theny<=<*111111111111101

1“；

elsif(sel=u00UM)theny<=i(111111111111011

1"；

elsif(sel="01000)theny<=<*111111111110111

1"；

elsif(sel="01014<)theny<=^111111111101111

1"；

elsif(sel="0110w)theny<=111111111011111

1"；

elsif(sel="0111M)theny<=111111110111111

1“；

elsif(sel="1000a)theny<=111111101111111

1"；

elsif(sel="1001”)theny<=u111111011111111

1"；

elsif(sel="1010rt)theny<=a111110111111111

1"；

elsif(sel="1011w)theny<=u111101111111111

1“；

elsif(sel="1100u)theny<=u111011111111111

1“；

elsif(sel="1101u)theny<=110111111111111

1“；

elsif(sel="1110u)theny<=u101111111111111

1"；elsif(sel="1111”)then

y<=0111111111111111“；else

y<="XXXXXXXXXXXXXXXX

?./

endif;

elseY<=01111111111111111”；

endif;

endprocess;

b.用CASE語句設(shè)計(jì)一個(gè)四一十六譯碼器

caseseiis

when“0000"=>y<=(t11111111111111

10when

“0001"=>y<=a1111111111111101“；

when

“0010"=>y<=w1111111111111011”；

when

“0011"=>y<=^1111111111110111”；

when“0100"=>y<=^11111111111011

11“；

when**0101**=>y<=<*11111111110111

11when

“0110"=>y<=1111111110111111“；

when

“0111M=>y<=u1111111101111111"；

when

“1000"=>y<=^1111111011111111“；

when

“1001u=>y<=a1111110111111111"；

when

“1010"=>y<=^1111101111111111"；

when

“1011"=>y<=1111011111111111"；

when

“1100"=>y<=^1110111111111111"；

when

“1101"=>y<=1101111111111111“；

when

“1110M=>y<=M1011111111111111"；

when

“1111"=>y<=a0111111111111111“；

whenothers=>y<="XXXXXXXXXXXXXXXX"；

endcase

3.22什么叫進(jìn)程語句？你是如何理解進(jìn)程語句的并行性和挨次性的雙重特性的？

(1)進(jìn)程實(shí)際上是挨次語句描述的一種進(jìn)程過程，進(jìn)程是用于描述大事的，process語句構(gòu)

造包含了一個(gè)代表實(shí)體中局部規(guī)律行為的獨(dú)立的挨次語句描述的進(jìn)程

(2)一個(gè)構(gòu)造體中可以有多個(gè)并行