第2講-可編程邏輯器件

第2講可編程邏輯器件1、可編程邏輯器件概述2、基于乘積項技術(shù)的PLD3、基于查找表技術(shù)的PLD4、CPLD和FPGA的比較

5、Altera公司產(chǎn)品簡介6、

FPGA和CPLD的開發(fā)應(yīng)用選擇可編程邏輯器件概述PLD（ProgrammableLogicDevice）是實現(xiàn)數(shù)字系統(tǒng)的理想器件。在采用PLD器件設(shè)計邏輯電路時，設(shè)計者需要利用PLD器件開發(fā)軟、硬件平臺。PLD器件開發(fā)軟件是根據(jù)設(shè)計要求，可自動進行邏輯電路設(shè)計輸入、編譯、邏輯劃分、優(yōu)化和模擬，得到一個滿足設(shè)計要求的PLD編程數(shù)據(jù)。所設(shè)計的PLD器件邏輯功能可以進行模擬運行，確定無誤后一般要將PLD編程數(shù)據(jù)下載到編程器，由編程器可將該編程數(shù)據(jù)寫入PLD中?？删幊踢壿嬈骷难葑冞^程如下：1）20世紀70年代，熔絲編程的PROM和可編程邏輯陣列PLA（ProgrammableLogicArray）器件是最早的可編程邏輯器件。2）20世紀70年代末，AMD公司開始推出可編程邏輯陣列PAL（ProgrammableArrayLogic）器件。3）20世紀80年代初，Lattice公司發(fā)明可擦寫的，比PAL使用更靈活的通用陣列邏輯GAL（GenericArrayLogic）器件，一般認為它是第二代PLD器件?？删幊踢壿嬈骷攀?）20世紀80年代中期，Xilinx公司提出現(xiàn)場可編程概念，同時生產(chǎn)了世界上第一片現(xiàn)場可編程門陣列FPGA（FieldProgrammableGareArray）器件，同一時期，Altera公司推出EPLD（ErasableProgrammableLogicDevice）器件，較GAL器件有更高的集成度，可以用紫外線或電擦除。5）20世紀90年代末，Lattice公司又提出了在系統(tǒng)可編程技術(shù)ISP（InSystemProgrammable），并且推出了一系列具備在系統(tǒng)可編程能力的器件CPLD（ComplicatedProgrammableLogicDevice）?？删幊踢壿嬈骷难葑冞^程如下：可編程邏輯器件概述 目前生產(chǎn)PLD的廠家有Altera、Xilinx、Actel、Atemel、AMD、AT&T、Cypress、Intel、Motorola、Quicklogic、TI(TexasInstrument)等。常見的PLD產(chǎn)品有：PROM、EPROM、EEPROM、PLA、FPLA、PAL、GAL、CPLD、EPLD、EEPLD、HDPLD、FPGA、pLSI、ispLSI、ispGAL和ispGDS等。PLD的分類方法較多，也不統(tǒng)一，下面簡單介紹4種?？删幊踢壿嬈骷攀鰪慕Y(jié)構(gòu)的復雜程度上一般可將PLD分為簡單PLD和復雜PLD(CPLD)，或分為低密度PLD和高密度PLD(HDPLD)。通常，當PLD中的等效門數(shù)超過500門時，則認為它是高密度PLD。傳統(tǒng)的PAL和GAL是典型的低密度PLD，其余如EPLD、FPGA和pLSI/ispLSI則稱為HDPLD或CPLD。

可編程邏輯器件概述

1．從結(jié)構(gòu)的復雜程度分類從互連結(jié)構(gòu)上可將PLD分為確定型和統(tǒng)計型兩類。確定型PLD提供的互連結(jié)構(gòu)每次用相同的互連線實現(xiàn)布線，所以，這類PLD的定時特性常?？梢詮臄?shù)據(jù)手冊上查閱而事先確定。這類PLD是由PROM結(jié)構(gòu)演變而來的，目前除了FPGA器件外，基本上都屬于這一類結(jié)構(gòu)。統(tǒng)計型結(jié)構(gòu)是指設(shè)計系統(tǒng)每次執(zhí)行相同的功能，卻能給出不同的布線模式，一般無法確切地預(yù)知線路的延時。所以，設(shè)計系統(tǒng)必須允許設(shè)計者提出約束條件，如關(guān)鍵路徑的延時和關(guān)聯(lián)信號的延時差等。這類器件的典型代表是FPGA系列?？删幊踢壿嬈骷攀?/p>

2．從互連結(jié)構(gòu)上分類從可編程特性上可將PLD分為一次可編程和重復可編程兩類。一次可編程的典型產(chǎn)品是PROM、PAL和熔絲型FPGA，其他大多是重復可編程的。其中，用紫外線擦除的產(chǎn)品的編程次數(shù)一般在幾十次的量級，采用電擦除方式的產(chǎn)品的編程的次數(shù)稍多些，采用E2CMOS工藝的產(chǎn)品，擦寫次數(shù)可達上千次，而采用SRAM(靜態(tài)隨機存取存儲器)結(jié)構(gòu)，則被認為可實現(xiàn)無限次的編程?？删幊踢壿嬈骷攀?/p>

3．從可編程特性上分類最早的PLD器件(如PAL)大多是TTL工藝，但后來的PLD器件(如GAL、EPLD、FPGA及pLSI/ISP器件)都采用MOS工藝(如NMOS、CMOS、E2CMOS等)。目前，一般有下列5種編程元件：①熔絲型開關(guān)(一次可編程，要求大電流)；②可編程低阻電路元件(多次可編程，要求中電壓)；③EPROM的編程元件(需要有石英窗口，紫外線擦除)；④EEPROM的編程元件；⑤基于SRAM的編程元件?？删幊踢壿嬈骷攀?/p>

4．從可編程器件的編程元件上分類基于乘積項技術(shù)的PLD有著大致相同的基本結(jié)構(gòu)，而根據(jù)與陣列和或陣列是否可編程，分為三種基本類型：①

與陣列固定，或陣列可編程②

與陣列、或陣列均可編程③

與陣列可編程，或陣列固定基于乘積項技術(shù)的PLD①與陣列固定，或陣列可編程ABCO1O2O3

這一類型的代表器件是可編程只讀存儲器PROM（ProgrammableReadOnlyMemory）。如右圖是一個8×3陣列結(jié)構(gòu)。因為與陣列固定，輸入信號的每個組合都固定連接，所以與門陣列為全譯碼陣列。若利用PROM來實現(xiàn)邏輯函數(shù)，則會隨著輸入信號的增加，使得芯片面積變大，利用率和工作速度降低等情況發(fā)生。基于乘積項技術(shù)的PLDABCO1O2O3②與陣列、或陣列均可編程

這一類型的代表器件是可編程邏輯陣列（ProgrammableLogicArray，PLA），在可編程邏輯器件中，其靈活性最高。由于它具有與或陣列均能編程的特點，在實現(xiàn)函數(shù)時，只需要形成所需的乘積項，使陣列規(guī)模比輸入數(shù)相同的與陣列固定、或陣列可編程的PROM小得多。它是將ROM地址譯碼器的全譯碼改為部分譯碼，使得譯碼器矩陣大大壓縮。這有利于提高器件的利用率，節(jié)省硅片的面積?；诔朔e項技術(shù)的PLDABCO1O2O3③與陣列可編程，或陣列固定

這一類型的代表器件是可編程邏輯（ProgrammableArrayLogic，PAL）和通用陣列邏輯（GenericArrayLogic，GAL）。這種結(jié)構(gòu)中，或陣列固定若干個乘積項輸出，如右圖，每個輸出對應(yīng)的乘積想有兩個。在典型的器件中，乘積項可達8個，在高密度PLD中乘積項可高達幾十個?；诔朔e項技術(shù)的PLD基于乘積項技術(shù)的PLD

這種PLD由三種基本單元組成：宏單元（MacroCell）、可編程連線（PIA）和I/O控制塊。宏單元是PLD的基本結(jié)構(gòu)，由它來實現(xiàn)基本的邏輯功能?？删幊踢B線負責信號傳遞，連接所有的宏單元。I/O控制塊負責輸入輸出的電氣特性控制，比如可以設(shè)定集電極開路輸出、三態(tài)輸出等?；诔朔e項技術(shù)的PLD基于乘積項的PLD內(nèi)部結(jié)構(gòu)I/O單元邏輯陣列模塊可編程連線基于乘積項技術(shù)的PLD宏單元內(nèi)部結(jié)構(gòu)乘積項邏輯陣列乘積項選擇矩陣可編程觸發(fā)器MAX7000系列的單個宏單元結(jié)構(gòu)

CPLD的結(jié)構(gòu)與工作原理

MAX7128S的結(jié)構(gòu)

邏輯陣列塊(LAB)CPLD的結(jié)構(gòu)與工作原理

宏單元全局時鐘信號全局時鐘信號由高電平有效的時鐘信號使能

用乘積項實現(xiàn)一個陣列時鐘邏輯陣列MAX7000系列中的宏單元乘積項選擇矩陣可編程寄存器

CPLD的結(jié)構(gòu)與工作原理

擴展乘積項

共享擴展乘積項結(jié)構(gòu)

CPLD的結(jié)構(gòu)與工作原理

擴展乘積項并聯(lián)擴展項饋送方式

共享擴展項

并聯(lián)擴展項

可編程連線陣列(PIA)圖2-22PIA信號布線到LAB的方式

CPLD的結(jié)構(gòu)與工作原理

I/O控制塊EPM7128S器件的I/O控制塊

基于查找表技術(shù)（Look-Uptable）的PLD芯片，我們也可以稱之FPGA，查找表簡稱為LUT，本質(zhì)上就是一個RAM。目前FPGA中多用4輸入的LUT，所以每一個LUT可以看成一個有4位地址線的16×1的RAM。當用戶通過原理圖或HDL語言描述一個邏輯電路以后，PLD/FPGA開發(fā)軟件會自動計算邏輯電路的所有可能結(jié)果，并把結(jié)果事先寫入RAM，這樣每輸入一個信號進行邏輯運算就相當于輸入一個地址進行查表，找出地址對應(yīng)的內(nèi)容，然后輸出即可?；诓檎冶砑夹g(shù)的PLD基于查找表技術(shù)的PLD下圖是一個4輸入與門的例子：查找表邏輯結(jié)構(gòu)FPGA查找表單元

FPGA的結(jié)構(gòu)與工作原理

FPGA查找表單元內(nèi)部結(jié)構(gòu)

FPGA的結(jié)構(gòu)與工作原理

Cyclone系列器件的結(jié)構(gòu)與原理CycloneLE結(jié)構(gòu)圖

Cyclone系列器件的結(jié)構(gòu)與原理CycloneLE普通模式

Cyclone系列器件的結(jié)構(gòu)與原理CycloneLE動態(tài)算術(shù)模式

Cyclone系列器件的結(jié)構(gòu)與原理CycloneLAB結(jié)構(gòu)

Cyclone系列器件的結(jié)構(gòu)與原理LAB陣列

Cyclone系列器件的結(jié)構(gòu)與原理LAB控制信號生成的邏輯圖

Cyclone系列器件的結(jié)構(gòu)與原理

快速進位選擇鏈

LUT鏈和寄存器鏈的使用

Cyclone系列器件的結(jié)構(gòu)與原理FPGA的結(jié)構(gòu)與工作原理

LVDS連接

Cyclone系列器件的結(jié)構(gòu)與原理FPGA的結(jié)構(gòu)與工作原理

FPGA是一種高密度的可編程邏輯器件。CPLD是由GAL發(fā)展起來的，其主體結(jié)構(gòu)仍是與或陣列。兩種可編程芯片的比較：1.結(jié)構(gòu)

FPGA器件在結(jié)構(gòu)上，由邏輯功能塊排列為陣列，并有可編程的內(nèi)部連線連接這些功能塊來實現(xiàn)一定的邏輯功能，CPLD是將多個可編程陣列邏輯（PAL）器件集成到一個芯片，具有類似PAL的結(jié)構(gòu)。2.集成度

FPGA可以達到比CPLD更高的集成度，同時也具有更復雜的布線結(jié)構(gòu)和邏輯實現(xiàn)。3.適合結(jié)構(gòu)

FPGA更適合于觸發(fā)器豐富的結(jié)構(gòu)，而CPLD更適合于觸發(fā)器有限而乘積項豐富的結(jié)構(gòu)。4.編程

CPLD通過修改具有固定內(nèi)連電路的邏輯功能來編程，F(xiàn)PGA主要通過改變內(nèi)部連線的布線來編程；FPGA可在邏輯門下編程，而CPLD是在邏輯塊下編程，在編程上FPGA比CPLD具有更大的靈活性。CPLD與FPGA的比較CPLD與FPGA的比較5.功率消耗

一般情況下，CPLD功耗要比FPGA大，且集成度越高越明顯。6.速度

CPLD優(yōu)于FPGA。由于FPGA是門級編程，且CLB之間是采用分布式互連；而CPLD是邏輯塊級編程，且其邏輯塊互連是集總式的。因此，CPLD比FPGA有較高的速度和較大的時間可預(yù)測性，產(chǎn)品可以給出管腳到管腳的最大延遲時間。7.編程方式

目前的CPLD主要是基于EEPROM或FLASH存儲器編程，編程次數(shù)達1萬次。優(yōu)點是在系統(tǒng)斷電后，編程信息不丟失。CPLD又可分為在編程器上的編程和在系統(tǒng)編程（ISP）兩種。ISP器件的優(yōu)點是不需要編程器，可先將器件焊于印制板，再經(jīng)過編程電纜進行編程，編程、調(diào)試和維護都很方便。FPGA大部分是基于SRAM編程，其缺點是編程數(shù)據(jù)信息在系統(tǒng)斷電時易丟失。其優(yōu)點是可進行任意次數(shù)的編程，并可在工作中快速編程，實現(xiàn)板級和系統(tǒng)級的動態(tài)配置，因此可稱為在線重配置的PLD或可重配置硬件。8.使用方便性

CPLD比FPGA使用方便。CPLD的編程，無需外部存儲芯片，使用簡單、保密性好。而FPGA的編程信息需存放在外部的存儲器上，使用方法復雜、保密性差。CPLD與FPGA的比較Altera低成本/低功耗FPGAsAltera中端FPGAsAltera高端FPGAsAltera低成本CPLDsFPGA和CPLD的開發(fā)應(yīng)用選擇

1．器件的邏輯資源量的選擇

開發(fā)一個項目，首先要考慮的是所選的器件的邏輯資源量是否滿足本系統(tǒng)的要求。由于大規(guī)模的PLD器件的應(yīng)用，大都是先將其安裝在電路板上后再設(shè)計其邏輯功能，而且在實現(xiàn)調(diào)試前很難準確確定芯片可能耗費的資源，考慮到系統(tǒng)設(shè)計完成后，有可能要增加某些新功能，以及后期的硬件升級可能性，因此，適當估測一下功能資源以確定使用什么樣的器件，對于提高產(chǎn)品的性能價格比是有好處的。Lattice、Altera、Xinlinx三家PLD主流公司的產(chǎn)品都有HDPLD的特性，且有多種系列產(chǎn)品供選用。相對而言，Lattice的高密度產(chǎn)品少些，密度也較小。由于不同的PLD公司在其產(chǎn)品的數(shù)據(jù)手冊中描述芯片邏輯資源的依據(jù)和基準不一致，所以有很大出入。例如對于ispLSI1032E，Lattice給出的資源是6000門，而對EPM7128S，Altera給出的資源是2500門，但實際上這兩種器件的邏輯資源是基本一樣的。在邏輯資源中，我們不妨設(shè)定一個基準。這里以比較常用的ispLSI1032E為基準，來了解其他公司的器件的規(guī)模。大家都知道，GAL16V8有8個邏輯宏單元，每個宏單元中有一個D觸發(fā)器，它們對應(yīng)數(shù)個邏輯門，可以設(shè)計一個7位二進制計數(shù)器或一個四位加法器等；FPGA和CPLD的開發(fā)應(yīng)用選擇而1032E有32個通用邏輯塊(GLB)，每個GLB中含4個宏單元，總共128個宏單元，若以Lattice數(shù)據(jù)手冊上給出的邏輯門數(shù)為6000計算，Altera的EPM7128S中也有128個宏單元，也應(yīng)有6000個左右的等效邏輯門；XiLLinx的XC95108和XC9536的宏單元數(shù)分別為108和36，對應(yīng)的邏輯門數(shù)應(yīng)該約為5000和6000。但應(yīng)注意，相同的宏單元數(shù)并不對應(yīng)完全相同的邏輯門數(shù)。例如GAL20V8和GAL16V8的宏單元數(shù)都是8，其邏輯門數(shù)顯然不同。此外，隨著宏單元數(shù)的增加，芯片中的宏單元數(shù)量與對應(yīng)的等效邏輯門的數(shù)量并不是成比例增加的。這是因為宏單元越多，各單元間的邏輯門能綜合利用的可能性就越大，所對應(yīng)的等效邏輯門自然就越大。例如，isp1016有16個GLB，64個宏單元，2000個邏輯門，而1032E的宏單元數(shù)為128，邏輯門數(shù)卻是其3倍。FPGA和CPLD的開發(fā)應(yīng)用選擇

以上的邏輯門估測僅對CPLD，對于FPGA的估測應(yīng)考慮到其結(jié)構(gòu)特點。由于FPGA的邏輯顆粒比較小，即其可布線區(qū)域是散布在所有的宏單元之間的，因此，F(xiàn)PGA對于相同的宏單元數(shù)將比CPLD對應(yīng)更多的邏輯門數(shù)。以Altera的EPF10PC84為例，它有576個宏單元，若以7128S為2500個邏輯門計算，則它應(yīng)約有1萬個邏輯門，但若以1032E為基準則應(yīng)有2.7萬門；再考慮其邏輯結(jié)構(gòu)的特點，則應(yīng)約有3.5萬門。當然，這只是一般意義上的估測，器件的邏輯門數(shù)只有與具體的設(shè)計內(nèi)容相結(jié)合才有意義。FPGA和CPLD的開發(fā)應(yīng)用選擇

實際開發(fā)中，邏輯資源的占用情況涉及的因素是很多的，大致有：①硬件描述語言的選擇、描述風格的選擇，以及HDL綜合器的選擇。這些內(nèi)容涉及的問題較多，在此不宜展開。②綜合和適配開關(guān)的選擇。如選擇速度優(yōu)化，則將耗用更多的資源，而若選擇資源優(yōu)化，則反之。在EDA工具上還有許多其他的優(yōu)化選擇開關(guān)，都將直接影響邏輯資源的利用率。③邏輯功能單元的性質(zhì)和實現(xiàn)方法。一般情況，許多組合電路比時序電路占用的邏輯資源要大，如并行進位的加法器、比較器，以及多路選擇器。FPGA和CPLD的開發(fā)應(yīng)用選擇

2．芯片速度的選擇隨著可編程邏輯器件集成技術(shù)的不斷提高，F(xiàn)PGA和CPLD的工作速度也不斷提高，pintopin延時已達ns級，在一般使用中，器件的工作頻率已足夠了。目前，Altera和Xilinx公司的器件標稱工作頻率最高都可超過300MHz。具體設(shè)計中應(yīng)對芯片速度的選擇有一綜合考慮，并不是速度越高越好。芯片速度的選擇應(yīng)與所設(shè)計的系統(tǒng)的最高工作速度相一致。使用了速度過高的器件將加大電路板設(shè)計的難度。這是因為器件的高速性能越好，則對外界微小毛刺信號的反映靈敏性越好，若電路處理不當，或編程前的配置選擇不當，極易使系統(tǒng)處于不穩(wěn)定的工作狀態(tài)，其中包括輸入引腳端的所謂“glitch"干擾。在單片機系統(tǒng)中，電路板的布線要求并不嚴格，一般的毛刺信號干擾不會導致系統(tǒng)的不穩(wěn)定，但對于即使最一般速度的FPGA/CPLD，這種干擾也會引起不良后果。FPGA和CPLD的開發(fā)應(yīng)用選擇

3．器件功耗的選擇由于在線編程的需要，CPLD的工作電壓多為5V，而FPGA的工作電壓的流行趨勢是越來越低，3.3V和2.5V的低工作電壓的FPGA的使用已十分普遍。因此，就低功耗、高集成度方面，F(xiàn)PGA具有絕對的優(yōu)勢。相對而言，Xilinx公司的器件的性能較穩(wěn)定，功耗較小，用戶I/O利用率高。例如，XC3000系列器件一般只用兩個電源、兩個地，而密度大體相當?shù)腁ltera器件可能有8個電源、8個地。FPGA和CPLD的開發(fā)應(yīng)用選擇

4．FPGA/CPLD的選擇

FPGA/GPLD的選擇主要看開發(fā)項目本身的需要，對于普通規(guī)模且產(chǎn)量不是很大的產(chǎn)品項目，通常使用CPLD比較好。這是因為：

(1)在中小規(guī)模范圍，CPLD價格較便宜，能直接用于系統(tǒng)。各系列的CPLD器件的邏輯規(guī)模覆蓋面屬中小規(guī)模(1000～50000門),有很寬的可選范圍,上市速度快,市場風險小。

(2)開發(fā)CPLD的EDA軟件比較容易得到，其中不少PLD公司將有條件地提供免費軟件。如Lattice的ispExpert、Synaio，Vantis的DesignDirector，Altera的Baseline，Xilinx的Webpack等。FPGA和CPLD的開發(fā)應(yīng)用選擇

(3)CPLD的結(jié)構(gòu)大多為E2PROM或FlashROM形式，編程后即可固定下載的邏輯功能，使用方便，電路簡單。

(4)目前最常用的CPLD多為在系統(tǒng)可編程的硬件器件，編程方式極為便捷。這一優(yōu)勢能保證所設(shè)計的電路系統(tǒng)隨時可通過各種方式進行硬件修改和硬件升級，且有良好的器件加密功能。Lattice公司所有的ispLSI系列、Altera公司的7000S和9000系列、Xilinx公司的XC9500系列的CPLD都擁有這些優(yōu)勢。FPGA和CPLD的開發(fā)應(yīng)用選擇

(5)CPLD中有專門的布線區(qū)和許多塊，無論實現(xiàn)什么樣的邏輯功能，或采用怎樣的布線方式，引腳至引腳間的信號延時幾乎是固定的，與邏輯設(shè)計無關(guān)。這種特性使得設(shè)計調(diào)試比較簡單，邏輯設(shè)計中的毛刺現(xiàn)象比較容易處理，廉價的CPLD就能獲得比較高速的性能。對于大規(guī)模的邏輯設(shè)計、ASIC設(shè)計或單片系統(tǒng)設(shè)計，則多采用FPGA。從邏輯規(guī)模上講，F(xiàn)PGA覆蓋了大中規(guī)模范圍，邏輯門數(shù)從5000～2000000門。目前國際上FPGA的最大供應(yīng)商是美國的Xilinx公司和Altera公司。FPGA保存邏輯功能的物理結(jié)構(gòu)多為SRAM型，即掉電后將丟失原有的邏輯信息。所以在實用中需要為FPGA芯片配置一個專用ROM，需將設(shè)計好的邏輯信息燒錄于此ROM中。電路一旦上電，F(xiàn)PGA就能自動從ROM中讀取邏輯信息。FPGA的使用途徑主要有4個方面：FPGA和CPLD的開發(fā)應(yīng)用選擇

(1)直接使用。即如CPLD那樣直接用于產(chǎn)品的電路系統(tǒng)板上。由于在大規(guī)模和超大規(guī)模邏輯資源、低功耗與價格比值方面，F(xiàn)PGA比CPLD有更大的優(yōu)勢。但由于FPGA通常必須附帶ROM以保存軟信息，且Altera

和Xilinx的原供應(yīng)商只能提供一次性ROM，所以在規(guī)模不是很大的情況下，其電路的復雜性和價格方面略遜于CPLD，而且對于ROM的編程，要求有一臺能對FPGA的配置ROM進行燒錄的編程器。有必要時，也可以使用能進行多次編程配置的ROM。Atmel生產(chǎn)的為Xilinx和Altera的FPGA配置的兼容ROM，就有一萬次的燒錄周期。此外，用戶也能用單片機系統(tǒng)照配置ROM的時序來完成配置ROM的功能。當然，也能使用諸如ACTEL的不需要配置ROM的一次性FPGA。FPGA和CPLD的開發(fā)應(yīng)用選擇

(2)間接使用。其方法是首先利用FPGA完成系統(tǒng)整機的設(shè)計，包括最后的電路板的定型，然后將充分檢證的成功的設(shè)計軟件，如VHDL程序，交付原供產(chǎn)商進行相同封裝形式的掩模設(shè)計。這個過程類似于8051的掩模生產(chǎn)。這樣獲得的FPGA無須配置ROM，單片成本要低許多。FPGA和CPLD的開發(fā)應(yīng)用選擇

(3)硬件仿真。由于FPGA是SRAM結(jié)構(gòu)，且能提供龐大的邏輯資源，因而適用于作各種邏輯設(shè)計的仿真器件。從這個意義上講，F(xiàn)PGA本身即為開發(fā)系統(tǒng)的一部分。FPGA器件能用作各種電路系統(tǒng)中不同規(guī)模邏輯芯片功能的實用性仿真，一旦仿真通過，就能為系統(tǒng)配以相適應(yīng)的邏輯器件。在仿真過程中，可以通過下載線直接將邏輯設(shè)計的輸出文件通過計算機和下載適配電路配置進FPGA器件中，而不必使用配置ROM和專用編程器。FPGA和CPLD的開發(fā)應(yīng)用選擇

(4)專用集成電路ASIC設(shè)計仿真。對產(chǎn)品產(chǎn)量特別大，需要專用的集成電路，或是單片系統(tǒng)的設(shè)計，如CPU及各種單片機的設(shè)計，除了使用功能強大的EDA軟件進行設(shè)計和仿真外，有時還有必要使用FPGA對設(shè)計進行硬件仿真測試，以便最后確認整個設(shè)計的可行性。最后的器件將是嚴格遵循原設(shè)計，適用于特定功能的專用集成電路。這個轉(zhuǎn)換過程需利用VHDL或Verilag語言來完成。FPGA和CPLD的開發(fā)應(yīng)用選擇

如果需要，在一個系統(tǒng)中，可根據(jù)不同的電路采用不同的器件，充分利用各種器件的優(yōu)勢。例如，利用Altera和Lattice的器件實現(xiàn)要求等延時和多輸入的場合及加密功能，用Altera和Xilinx器件實現(xiàn)大規(guī)模電路，用Xilinx器件實現(xiàn)時序較多或相位差要求數(shù)值較小(小于一個邏輯單元延時時間)的設(shè)計等。這樣可提高器件的利用率，降低設(shè)計成本，提高系統(tǒng)綜合性能。FPGA和CPLD的開發(fā)應(yīng)用選擇

5.FPGA和CPLD封裝的選擇

FPGA和