【MOOC】EDA技術(shù)與Verilog-杭州電子科技大學(xué) 中國(guó)大學(xué)慕課MOOC答案

【MOOC】EDA技術(shù)與Verilog-杭州電子科技大學(xué)中國(guó)大學(xué)慕課MOOC答案單元測(cè)驗(yàn)-第1章1、【單選題】用邏輯門描述一個(gè)全加器，是屬于那個(gè)設(shè)計(jì)層次：本題答案：【門級(jí)】2、【單選題】modulecnt32(inputclk,outputreg[31:0]q);always@(posedgeclk)q=q+1'b1;endmodule上述HDL程序是用什么語(yǔ)言寫的？本題答案：【Verilog】3、【單選題】ModelSim是那種EDA工具：本題答案：【仿真器】4、【單選題】VerilogRTL代碼經(jīng)過(guò)綜合后生成：本題答案：【門級(jí)網(wǎng)表】5、【單選題】EDA發(fā)展歷程，下列中那個(gè)次序是對(duì)的？本題答案：【電子CAD→電子CAE→EDA】6、【單選題】“接近真實(shí)器件運(yùn)行特性的仿真，仿真文件中己包含了器件硬件特性參數(shù)，因而，仿真精度高?！边@句說(shuō)的是那種仿真：本題答案：【時(shí)序仿真】7、【多選題】Verilog可以完全完成下列哪些設(shè)計(jì)層次的描述本題答案：【RTL級(jí)#門級(jí)】8、【多選題】下列哪些是可以借助計(jì)算機(jī)上的EDA軟件來(lái)完成的：本題答案：【邏輯化簡(jiǎn)#綜合#適配#自動(dòng)布局布線#設(shè)計(jì)分割】9、【多選題】常見(jiàn)的HDL語(yǔ)言有：本題答案：【SystemVerilog#Verilog#VHDL】10、【多選題】下列設(shè)計(jì)流程次序說(shuō)明中，那些是正確的：本題答案：【設(shè)計(jì)輸入在綜合前面#硬件測(cè)試在下載后面】11、【多選題】在FPGA設(shè)計(jì)流程中，下列哪些是常用EDA工具：本題答案：【設(shè)計(jì)輸入器#仿真器#綜合器#下載器（軟件端）#適配器】12、【多選題】Quartus具有哪些類型EDA工具的功能：本題答案：【綜合器#下載器#仿真器#適配器】13、【多選題】IP是EDA技術(shù)中不可或缺的一部分，下列哪些是常見(jiàn)處理器IP本題答案：【ARMCortex-M33#MIPS#NiosII#RISC-VRV32I】14、【多選題】SOPC包含：本題答案：【CPUCore#InterfacesPeripherals#Memory#Software】15、【判斷題】Verilog可以描述門級(jí)網(wǎng)表本題答案：【正確】16、【判斷題】EDA的中文含義是電子設(shè)計(jì)自動(dòng)化本題答案：【正確】17、【判斷題】EDA是英文ElectronicsDesignAutomation的縮寫本題答案：【正確】18、【判斷題】HDL是HardwareDescriptionLanguage的縮寫本題答案：【正確】19、【判斷題】Verilog可以描述門級(jí)網(wǎng)表本題答案：【正確】20、【判斷題】Verilgo程序編寫設(shè)計(jì)流程中的第一步：HDL文本輸入本題答案：【正確】21、【判斷題】整個(gè)綜合過(guò)程就是將設(shè)計(jì)者在EDA平臺(tái)上編輯輸入的HDL文本、原理圖或狀態(tài)圖形描述，依據(jù)給定的硬件結(jié)構(gòu)組件和約束控制條件進(jìn)行編譯、優(yōu)化、轉(zhuǎn)換和綜合，最終獲得門級(jí)電路甚至更底層的電路描述網(wǎng)表文件。本題答案：【正確】22、【判斷題】EDA工具不是一種軟件，而是一個(gè)機(jī)械工具本題答案：【錯(cuò)誤】23、【判斷題】在EDA技術(shù)術(shù)語(yǔ)中，IP是InternetProtocol（網(wǎng)際互連協(xié)議）的縮寫本題答案：【錯(cuò)誤】24、【判斷題】硬IP是HDL源碼形式提供的，很容易進(jìn)行設(shè)計(jì)修改。本題答案：【錯(cuò)誤】25、【判斷題】HDL語(yǔ)言已經(jīng)成熟，近十年來(lái)，沒(méi)有出現(xiàn)新的HDL語(yǔ)言本題答案：【錯(cuò)誤】26、【判斷題】C語(yǔ)言綜合已經(jīng)漸漸成為可能，已經(jīng)出現(xiàn)可以使用的C綜合工具本題答案：【正確】27、【判斷題】Verilog綜合的最后輸出是x86的二進(jìn)制機(jī)器嗎指令序列本題答案：【錯(cuò)誤】28、【判斷題】Verilog語(yǔ)法類似于C語(yǔ)言本題答案：【正確】29、【判斷題】支持RISC-V處理器RV32I指令集的CPUVerilog源代碼可以認(rèn)為是IP本題答案：【正確】30、【判斷題】SOC是SYSTEMONACHIP的縮寫本題答案：【正確】單元測(cè)驗(yàn)-第2章1、【單選題】以下哪個(gè)可編程器件是基于與陣列可編程或陣列不可編程的原理：本題答案：【PAL】2、【單選題】下列對(duì)FPGA結(jié)構(gòu)與工作原理的描述錯(cuò)誤的是：本題答案：【FPGA全稱為復(fù)雜可編程邏輯門器件?！?、【單選題】以下關(guān)于CPLD的描述正確的是：本題答案：【可編程邏輯器件】4、【單選題】下列關(guān)于FPGA可編程原理的說(shuō)法，那個(gè)是正確的_____。本題答案：【基于LUT結(jié)構(gòu)】5、【多選題】MAX3000A主要包括了哪幾個(gè)主要部分？本題答案：【邏輯陣列塊#宏單元#擴(kuò)展乘積項(xiàng)#可編程連接陣列#I/O控制塊】6、【多選題】下面哪些器件屬于復(fù)雜PLD：本題答案：【FPGA#CPLD】7、【多選題】從結(jié)構(gòu)上看，PLD器件能夠分為以下幾類結(jié)構(gòu)：本題答案：【基于查找表結(jié)構(gòu)#基于乘積項(xiàng)邏輯可編程】8、【多選題】以下可編程器件原理基于與或陣列的有：本題答案：【PLA#PROM#GAL】9、【多選題】以下關(guān)于FPGA的描述正確的是：本題答案：【可編程邏輯器件#掉電程序會(huì)丟失#需要使用配置芯片#基于查找表】10、【多選題】在JTAG邊界掃描測(cè)試，以下關(guān)于邊界掃描I/O引腳功能的描述正確的是：本題答案：【TDI測(cè)試數(shù)據(jù)輸入#TDO測(cè)試數(shù)據(jù)輸出#TCK測(cè)試時(shí)鐘輸入】11、【多選題】JTAG接口有哪些功能：本題答案：【軟硬件測(cè)試#編程下載#在線邏輯分析】12、【多選題】FPGA配置方式包括：本題答案：【JTAG#PS#AS】13、【判斷題】目前大多數(shù)CPLD采用了Flash工藝。本題答案：【正確】14、【判斷題】JTAG是IEEE定義的邊界掃描測(cè)試規(guī)范。本題答案：【正確】15、【判斷題】基于SRAM的FPGA具有掉電易失性，對(duì)該類器件的編程一般稱為配置。本題答案：【正確】16、【判斷題】簡(jiǎn)單PLD器件都是基于與或陣列。本題答案：【正確】17、【判斷題】CPLD編程和FPGA配置可以使用專用的編程設(shè)備，也可以使用下載電纜。本題答案：【正確】18、【填空題】PLD的中文全稱是什么？本題答案：【可編程邏輯器件】19、【填空題】什么是OLMC？本題答案：【輸出邏輯宏單元】20、【填空題】CPLD的中文全稱是什么？本題答案：【復(fù)雜可編程邏輯器件】21、【填空題】FPGA的中文全稱是什么？本題答案：【現(xiàn)場(chǎng)可編程門陣列】作業(yè)-第3章單元測(cè)驗(yàn)-第3章1、【單選題】任一可綜合的最基本的模塊都必須以什么關(guān)鍵詞為開(kāi)頭：本題答案：【module】2、【單選題】下列哪個(gè)數(shù)字最大：本題答案：【1001】3、【單選題】Y=a;是：本題答案：【非阻塞式賦值】4、【單選題】moduleEXAPL(R);parameterS=4;output[2*S:1]R;integerA;reg[2*S:1]R;always@(A)beginR=A;endendmoduleR經(jīng)過(guò)A賦值后是多少位的：本題答案：【8】5、【單選題】outputsigned[7:0]y;inputsigned[7:0]a;assigny=(a2);若a=10101011，則輸出y等于：本題答案：【11101010】6、【單選題】下面哪一個(gè)不是標(biāo)識(shí)符：本題答案：【關(guān)鍵詞】7、【單選題】下列哪一個(gè)是正確的：本題答案：【(3’bx10===4’b0x10)=0】8、【單選題】A=4’b1011,B=4’b1000，則下列正確的是：本題答案：【(AB)=1】9、【單選題】若底層的模塊語(yǔ)句和參數(shù)表述為moduleSUB#(parameterS1=5,parameterS2=8,parameterS3=1)(A,B,C);在上層的例化語(yǔ)句中的表述為SUB#(.S1(7),.S2(3),.S3(9))U1(.A(AP),.B(BP),.C(CP));則例化后，S2給定的值為：本題答案：【3】10、【多選題】下面那些是Verilog的關(guān)鍵字本題答案：【input#module】11、【多選題】下列哪些是Verilog中的循環(huán)語(yǔ)句關(guān)鍵詞：本題答案：【for#while#repeat】12、【判斷題】位置關(guān)聯(lián)法，關(guān)聯(lián)表述的信號(hào)位置可以不固定：本題答案：【錯(cuò)誤】13、【判斷題】對(duì)于BCD碼加法器的設(shè)計(jì)，如果低位BCD碼的和大于等于9，則使和加上6，且有進(jìn)位：本題答案：【正確】14、【判斷題】assign引導(dǎo)的連續(xù)賦值語(yǔ)句屬于并行賦值語(yǔ)句嗎本題答案：【正確】15、【判斷題】在過(guò)程語(yǔ)句always@引導(dǎo)的順序語(yǔ)句中,被賦值信號(hào)不一定是reg型變量本題答案：【錯(cuò)誤】16、【判斷題】下列兩項(xiàng)的值是一樣的：4'd94'b1001本題答案：【正確】作業(yè)-第4章單元測(cè)驗(yàn)-第4章1、【單選題】時(shí)鐘上升沿敏感的關(guān)鍵詞是：本題答案：【posedge】2、【單選題】含清0控制的鎖存器moduleLATCH2(CLK,D,Q,RST);outputQ;inputCLK,D,RST;assignQ=(!RST)?____:(CLK?D:Q);endmodule空格處應(yīng)該填入：本題答案：【0】3、【單選題】下列哪一個(gè)表述是正確：本題答案：【always@(posedgeCLKornegedgeRST)】4、【單選題】moduleCNT4(CLK,Q);output[3:0]Q;inputCLK;reg[3:0]Q;always@(posedge____)Q=Q+1;endmodule本題答案：【CLK】5、【單選題】moduleSHFT1(CLK,LOAD,DIN,QB);outputQB;inputCLK,LOAD;input[7:0]DIN;reg[7:0]REG8;always@(posedgeCLK)if(LOAD)REG8=DIN;else____=REG8[7:1];assignQB=REG8[0];endmodule空格處應(yīng)該填入：本題答案：【REG8[6:0]】6、【單選題】含同步復(fù)位控制的D觸發(fā)器moduleDFF2(inputCLK,inputD,inputRST,outputregQ);always@(posedgeCLK)Q=____?0:D;endmodule空格處應(yīng)該填入：本題答案：【RST】7、【單選題】含清0控制的鎖存器moduleLATCH3(CLK,D,Q,RST);outputQ;inputCLK,D,RST;____Q;always@(DorCLKorRST)if(!RST)Q=0;elseif(CLK)Q=D;endmodule空格處應(yīng)該填入：本題答案：【reg】8、【單選題】moduleCNT4(CLK,Q);output[3:0]Q;inputCLK;reg____Q1;always@(posedgeCLK)Q1=Q1+1;assignQ=Q1;endmodule空格處應(yīng)該填入：本題答案：【[3:0]】9、【單選題】moduleFDIV0(inputCLK,RST,input[3:0]D,outputPM,output[3:0]DOUT);reg[3:0]Q1;regFULL;wireLD;always@(posedgeCLKornegedgeRST)if(!RST)beginQ1=0;FULL=0;endelseif(LD)beginQ1=D;FULL=1;endelsebeginQ1=Q1+1;FULL=0;endassignLD=(Q1==4'b1111);assignPM=FULL;assignDOUT=Q1;endmodule該模塊實(shí)現(xiàn)的功能是：本題答案：【同步加載計(jì)數(shù)器】10、【多選題】下列哪些是正確的：本題答案：【如果將某信號(hào)定義為邊沿敏感時(shí)鐘信號(hào)，則必須在敏感信號(hào)列表中給出對(duì)應(yīng)的表述#若將某信號(hào)定義為對(duì)應(yīng)于時(shí)鐘的電平敏感的異步控制信號(hào)，在always過(guò)程結(jié)構(gòu)中必須明示信號(hào)的邏輯行為#若將某信號(hào)定義為對(duì)應(yīng)于時(shí)鐘的同步控制信號(hào)，則絕不可以以任何形式出現(xiàn)在敏感信號(hào)表中】11、【多選題】moduleSHFT1(CLK,LOAD,DIN,QB);outputQB;inputCLK,LOAD;input[7:0]DIN;reg[7:0]REG8;always@(posedgeCLK)if(LOAD)REG8=DIN;elseREG8[6:0]=REG8[7:1];assignQB=REG8[0];endmodule該程序?qū)崿F(xiàn)的功能為：本題答案：【右移移位寄存器#含同步并行預(yù)置功能】12、【多選題】moduleSHIF4(DIN,CLK,RST,DOUT);inputCLK,DIN,RST;outputDOUT;reg[3:0]SHFT;always@(posedgeCLKorposedgeRST)if(RST)SHFT=4'B0;elsebeginSHFT=(SHFT1);SHFT[3]=DIN;endassignDOUT=SHFT[0];endmodule該程序?qū)崿F(xiàn)的功能是：本題答案：【右移移位寄存器#異步清零】13、【判斷題】異步復(fù)位是指復(fù)位信號(hào)依賴于時(shí)鐘信號(hào)本題答案：【錯(cuò)誤】14、【判斷題】同步復(fù)位是指復(fù)位信號(hào)獨(dú)立于時(shí)鐘信號(hào)本題答案：【錯(cuò)誤】15、【判斷題】對(duì)于鎖存器，當(dāng)時(shí)鐘CLK為高電平時(shí)，輸出Q才隨D輸入的數(shù)據(jù)而改變；而當(dāng)CLK為低電平時(shí)將保存其在高電平時(shí)鎖入的數(shù)據(jù)。本題答案：【正確】16、【判斷題】擁有單一主控時(shí)鐘的時(shí)序電路屬于異步時(shí)序電路本題答案：【錯(cuò)誤】17、【判斷題】對(duì)于實(shí)用加法計(jì)數(shù)器，同步加載信號(hào)LOAD獨(dú)立于時(shí)鐘本題答案：【錯(cuò)誤】18、【判斷題】Vn是向左移動(dòng)n位本題答案：【錯(cuò)誤】19、【判斷題】對(duì)于同步加載計(jì)數(shù)器，加載信號(hào)LD依賴于時(shí)鐘信號(hào)。本題答案：【正確】20、【判斷題】對(duì)于含清零控制的鎖存器，異步清零信號(hào)依賴于時(shí)鐘信號(hào)。本題答案：【錯(cuò)誤】21、【判斷題】在always過(guò)程語(yǔ)句中，若定義某變量為異步低電平敏感信號(hào)，則在if條件語(yǔ)句中應(yīng)該對(duì)敏感信號(hào)表中的信號(hào)有匹配的表述本題答案：【正確】22、【填空題】modulefdiv1(CLK,PM,D,DOUT,RST);inputCLK,RST;____[3:0]D;outputPM;output[3:0]DOUT;____[3:0]Q1;regFULL;wireLD;always@(posedgeCLKor____LDornegedgeRST)if(!RST)beginQ1=0;FULL=0;endelseif(LD)beginQ1=D;FULL=1;endelsebeginQ1=Q1+1;FULL=0;endassign____=(Q1==4'b0000);assignPM=FULL;assignDOUT=Q1;endmodule空格處應(yīng)該填入：A.LDB.posedgeC.inputD.reg（答案中以空格分隔比如DCAB）本題答案：【CDBA】單元測(cè)驗(yàn)-第5章1、【單選題】編譯時(shí)出現(xiàn)了以下錯(cuò)誤提示：Error(10170):VerilogHDLsyntaxerroratdec4_16x.v(5)neartext3;expectinganidentifier代碼中的第5行為“outputreg[15:0]3yn”這里代碼的錯(cuò)誤可能是什么？本題答案：【標(biāo)識(shí)符定義不合規(guī)范】2、【單選題】編輯矢量波形文件進(jìn)行仿真時(shí)，需要編輯的是本題答案：【所有輸入信號(hào)】3、【單選題】從代碼always@（posedgeCLKornegedgeRST）可以看出：本題答案：【RST是異步信號(hào)，低電平有效】4、【單選題】編譯時(shí)出現(xiàn)了以下錯(cuò)誤提示：Error(10170):VerilogHDLsyntaxerroratdec4_16x.v(5)neartext3;expectinganidentifier代碼中的第5行為“outputreg[15:0]3yn”這里代碼的錯(cuò)誤可能是什么？本題答案：【標(biāo)識(shí)符定義不合規(guī)范】5、【單選題】若欲將仿真信號(hào)的數(shù)據(jù)顯示格式設(shè)置為16進(jìn)制，應(yīng)選擇屬性為：本題答案：【Hexadecimal】6、【單選題】錯(cuò)誤提示：Error(12007):Top-leveldesignentityCNT4bisundefined可能是以下哪種錯(cuò)誤；本題答案：【頂層實(shí)體模塊未定義】7、【單選題】下列代碼含義為（），“inputclk/*synthesischip_pin=“G21””本題答案：【將時(shí)鐘信號(hào)的引腳鎖定到G21】8、【單選題】下列代碼含義為（），（*synthesis，keep*）wirei；本題答案：【規(guī)定變量i為測(cè)試端口，需要保留】9、【多選題】在使用LPM定制ROM時(shí)調(diào)用的數(shù)據(jù)文件的格式有：本題答案：【mif#Hex】10、【多選題】QuartusII支持哪些設(shè)計(jì)輸入方式：本題答案：【文本文件#原理圖文件#狀態(tài)機(jī)文件】11、【多選題】引腳鎖定可以用下列哪些方法實(shí)現(xiàn)本題答案：【利用引腳屬性定義，在verilog代碼中直接表述實(shí)現(xiàn)引腳鎖定。#在quartusII中打開(kāi)pinplaner直接鎖定#通過(guò)tcl腳本#通過(guò)導(dǎo)入引腳鎖定文件】12、【多選題】下列屬于全程編譯的處理操作是：本題答案：【輸入文件的排錯(cuò)#數(shù)據(jù)網(wǎng)表文件的提取#邏輯綜合和適配】13、【多選題】按照仿真的電路描述級(jí)別的不同，HDL仿真器可以完成：本題答案：【門級(jí)仿真#行為級(jí)仿真#RTL級(jí)仿真#系統(tǒng)級(jí)仿真】14、【多選題】下列屬于FPGA的編程下載文件的有本題答案：【.sof文件#.jic文件】15、【多選題】確定采樣深度，需要考慮的有本題答案：【待測(cè)信號(hào)的采樣要求#總的信號(hào)數(shù)量#存儲(chǔ)器資源】16、【多選題】在使用LPM定制ROM時(shí)調(diào)用的數(shù)據(jù)文件的格式有：本題答案：【mif#Hex】17、【多選題】下列那種技術(shù)是基于JTAG技術(shù)構(gòu)建的（）本題答案：【SignalTapII#In-SystemSourceandProbe#FPGA在線配置技術(shù)#In-SystemMemoryContentEditor】18、【判斷題】一個(gè)工程中可以包括多個(gè)設(shè)計(jì)文件。本題答案：【正確】19、【判斷題】一個(gè)工程中只能有一個(gè)頂層文件，頂層文件不可更改本題答案：【錯(cuò)誤】20、【判斷題】仿真的主要目的是要了解設(shè)計(jì)結(jié)果是否滿足原設(shè)計(jì)的要求。本題答案：【正確】21、【判斷題】電路設(shè)計(jì)完成后，為了實(shí)現(xiàn)硬件下載，需要完成下列步驟：①安裝下載器驅(qū)動(dòng)②引腳鎖定③編譯④編程下載本題答案：【正確】22、【判斷題】引腳鎖定與具體的目標(biāo)芯片型號(hào)無(wú)關(guān)。本題答案：【錯(cuò)誤】23、【判斷題】為了使FPGA的下載文件掉電之后不丟失，可以將編程文件燒到FPGA的配置芯片里保存。FPGA器件每次上電時(shí)，作為控制器從配置器件EPCS主動(dòng)發(fā)出讀取數(shù)據(jù)信號(hào)，從而把EPCS的數(shù)據(jù)讀入FPGA中，實(shí)現(xiàn)對(duì)FPGA的編程。本題答案：【正確】24、【判斷題】采用SignalTapII進(jìn)行電路分析的時(shí)候，采樣深度越大越好本題答案：【錯(cuò)誤】25、【判斷題】待測(cè)信號(hào)中的每一個(gè)信號(hào)的采樣深度都是一樣的。本題答案：【正確】26、【判斷題】原理圖輸入和文本輸入不能混合在一起使用。本題答案：【錯(cuò)誤】27、【判斷題】如果想在仿真中了解模塊內(nèi)部的某個(gè)信號(hào)的變化，可以對(duì)該信號(hào)定義keep屬性。本題答案：【正確】作業(yè)-實(shí)驗(yàn)1報(bào)告單元測(cè)驗(yàn)-實(shí)驗(yàn)11、【單選題】下列代碼實(shí)現(xiàn)的功能為：t=a~^k;本題答案：【t=a同或B】2、【單選題】根據(jù)以下代碼，當(dāng)c=0時(shí)，x的值將等于（），if(c)x=k;elsex=1'bz;本題答案：【高阻】作業(yè)-第6章單元測(cè)驗(yàn)-第6章1、【單選題】always@(A,B)beginM1=A;M2=BM1;Q=M1|M2;end當(dāng)A和B同時(shí)從0變?yōu)?后，M1,M2與Q分別為多少：本題答案：【1,0,0】2、【單選題】beginY1=#5A^B;Y2=#4A|B;Y3=#8AB;end以上語(yǔ)句共耗時(shí)多少個(gè)時(shí)間單位：本題答案：【8】3、【單選題】moduleandd(A,B,Q);outputQ;inputA,B;regQ;always@(A,B)if(A==0)if(B==0)Q=0;elseQ=1;endmodule其中，elseQ=1;與哪句語(yǔ)句對(duì)應(yīng)：本題答案：【if(B==0)Q=0;】4、【單選題】moduleandd(A,B,Q);outputQ;inputA,B;regQ;always@(A,B)if(A==0)beginif(B==0)Q=0;endelseQ=1;endmodule其中，elseQ=1;與哪句語(yǔ)句對(duì)應(yīng)：本題答案：【if(A==0)】5、【判斷題】對(duì)于阻塞式賦值，執(zhí)行過(guò)程分為（1）計(jì)算出“驅(qū)動(dòng)表達(dá)式”的值；（2）向目標(biāo)變量進(jìn)行賦值操作；（3）完成賦值，這三個(gè)步驟不是一步完成的。本題答案：【錯(cuò)誤】6、【判斷題】Y1=A^D;Y2=#6AE|C;這兩句語(yǔ)句的執(zhí)行過(guò)程是，在第一條語(yǔ)句“Y1=A^D;”被執(zhí)行后，要延時(shí)6個(gè)時(shí)間單位才能執(zhí)行第二條語(yǔ)句。本題答案：【錯(cuò)誤】7、【判斷題】不完整的條件語(yǔ)句的描述，是Verilog描述時(shí)序電路的途徑之一。本題答案：【正確】8、【判斷題】Verilog默認(rèn)，else與最近的沒(méi)有else的if相關(guān)聯(lián)。本題答案：【正確】9、【判斷題】moduletriBUS4(IN3,IN2,IN1,IN0,ENA,DOUT);input[3:0]IN3,IN2,IN1,IN0;input[1:0]ENA;output[3:0]DOUT;reg[3:0]DOUT;always@(ENA,IN0)if(ENA==2'b00)DOUT=IN0;elseDOUT=4'hz;always@(ENA,IN1)if(ENA==2'b01)DOUT=IN1;elseDOUT=4'hz;always@(ENA,IN2)if(ENA==2'b10)DOUT=IN2;elseDOUT=4'hz;always@(ENA,IN3)if(ENA==2'b11)DOUT=IN3;elseDOUT=4'hz;endmodule該模塊實(shí)現(xiàn)的是雙向端口電路：本題答案：【錯(cuò)誤】10、【判斷題】高阻態(tài)Z可以在電路模塊中被信號(hào)所傳遞。本題答案：【錯(cuò)誤】11、【判斷題】雙向端口在完成輸入功能時(shí)，可以不使原來(lái)呈輸出模式的端口呈高阻態(tài)。本題答案：【錯(cuò)誤】12、【填空題】moduleBI4B(CTRL,DIN,Q,DOUT);inputCTRL;input[3:0]DIN;____[3:0]Q;output[3:0]DOUT;reg[3:0]DOUT,Q;always@(Q,DIN,CTRL)if(!____)beginDOUT=Q;Q=4'HZ;endelsebegin____=DIN;DOUT=____;endendmodule空格處應(yīng)該填入：A.CTRLB.4'HZC.QD.inout（答案以空格區(qū)分，如ABCD）本題答案：【DACB】作業(yè)-實(shí)驗(yàn)2報(bào)告單元測(cè)驗(yàn)-實(shí)驗(yàn)21、【單選題】將256個(gè)正弦信號(hào)數(shù)據(jù)寫入rom模塊后，應(yīng)設(shè)計(jì)一個(gè)幾位的二進(jìn)制計(jì)數(shù)器，來(lái)實(shí)現(xiàn)存儲(chǔ)器的尋址？本題答案：【8】單元測(cè)驗(yàn)-第7章1、【單選題】rega,b,c;a=0;b=1;c=0;$write(Thevalueofbis:%b,b);$display(Thevalueofais:%b,a);$write(Thevalueofcis:%b,c);該程序塊的輸出結(jié)果是____。本題答案：【Thevalueofbis:1Thevalueofais:0Thevalueofcis:0】2、【單選題】assign#(5,3,7)w_or=|bus;如果該表達(dá)式右側(cè)結(jié)果為0，則延遲為_(kāi)___。本題答案：【3】3、【單選題】moduleinitial_fork_join();regclk,reset,enable,data;initialfork#1clk=0;#10reset=0;#5enable=0;#3data=0;joinendmodule以上程序執(zhí)行完成共需要____個(gè)時(shí)間單位。本題答案：【10】4、【多選題】以下哪些屬于HDL系統(tǒng)設(shè)計(jì)描述層次：本題答案：【系統(tǒng)級(jí)#行為級(jí)#RLT級(jí)#門級(jí)】5、【多選題】以下屬于VerilogTestBench主要功能的是：本題答案：【例化待驗(yàn)證的模塊實(shí)體。#通過(guò)Verilog程序的行為描述，為待測(cè)模塊實(shí)體提供激勵(lì)信號(hào)。#收集待測(cè)模塊實(shí)體的輸出結(jié)果，必要時(shí)將該結(jié)果與預(yù)置的所期望的理想結(jié)果進(jìn)行比較，并給出報(bào)告。#根據(jù)比較結(jié)果自動(dòng)判斷模塊的內(nèi)部功能結(jié)構(gòu)是否正確?！?、【多選題】ModelSim可以幫助QuartusII完成哪些層次的HDL仿真：本題答案：【系統(tǒng)級(jí)或行為級(jí)仿真#RTL級(jí)仿真#綜合后門級(jí)仿真#適配后門級(jí)仿真】7、【多選題】以下用于顯示類的系統(tǒng)函數(shù)包括：本題答案：【$display#$write#$strobe#$monitor】8、【多選題】基于initial語(yǔ)句產(chǎn)生普通時(shí)鐘信號(hào)，parameterclk_period=10;regclk;initialbeginclk=0;________________;endH、(clk_period)clk=~clk本題答案：【always#(clk_period/2)clk=~clk#forever#(clk_period/2)clk=~clk】9、【判斷題】考慮電路時(shí)延特性的Verilog仿真屬于功能仿真。本題答案：【錯(cuò)誤】10、【判斷題】經(jīng)過(guò)編譯生成仿真數(shù)據(jù)庫(kù)的Verilog仿真器屬于編譯后執(zhí)行方式。本題答案：【錯(cuò)誤】11、【判斷題】VerilogTestBench可以使用不可綜合的Verilog語(yǔ)句進(jìn)行描述本題答案：【正確】12、【判斷題】ModelSim使用編譯后的HDL庫(kù)進(jìn)行仿真，因此屬于編譯型仿真器。本題答案：【正確】13、【判斷題】#150$finish(2);該語(yǔ)句表示經(jīng)過(guò)150個(gè)時(shí)間單位延遲后終止仿真，并輸出2。本題答案：【正確】14、【判斷題】$display(\\\t%%\n\\1);該語(yǔ)句的輸出結(jié)果是：\%1本題答案：【正確】15、【判斷題】#10in=1;表示10個(gè)時(shí)間單位后將in賦值為1。本題答案：【正確】16、【判斷題】#10r=1'b1;和r=#101'b1;兩語(yǔ)句延遲效果相同。本題答案：【正確】17、【判斷題】assign#(1,3)b=~a;如果該語(yǔ)句右側(cè)結(jié)果為未知（x）或高阻態(tài)（z），則延遲為3。本題答案：【錯(cuò)誤】18、【判斷題】仿真激勵(lì)信號(hào)的產(chǎn)生，可以通過(guò)Verilog編寫或仿真器波形設(shè)置命令實(shí)現(xiàn)。本題答案：【正確】19、【判斷題】forcea00,101;該語(yǔ)句表示在10時(shí)刻強(qiáng)制信號(hào)a為1。本題答案：【錯(cuò)誤】作業(yè)-實(shí)驗(yàn)3報(bào)告單元測(cè)驗(yàn)-實(shí)驗(yàn)31、【單選題】根據(jù)以下仿真波形的結(jié)果，判斷電路的邏輯功能可能為本題答案：【移位寄存器】2、【單選題】VGA的行同步信號(hào)HSync可以采用什么方法生成？本題答案：【計(jì)數(shù)器】3、【多選題】設(shè)計(jì)一個(gè)VGA控制器，在VGA屏幕上顯示一個(gè)學(xué)校的Logo圖標(biāo)，那么這個(gè)圖標(biāo)的顯示數(shù)據(jù)可以放在那種元件中本題答案：【LPM_ROM#雙端口RAM】4、【判斷題】可以使用相同的VGA顯示控制電路驅(qū)動(dòng)顯示不同分辨率和刷新率的圖像。本題答案：【錯(cuò)誤】5、【判斷題】如果需要生成的VGA分辨率是800x600@60Hz，那么行計(jì)數(shù)器是從0計(jì)數(shù)到799本題答案：【錯(cuò)誤】單元測(cè)驗(yàn)-第8章1、【單選題】下列編碼方式為一位熱編碼的是：本題答案：【0001—0010—0100—1000】2、【單選題】下列Moore型狀態(tài)機(jī)采用Verilog語(yǔ)言說(shuō)明部分正確的是：本題答案：【parameter[2:0]s0=0,s1=1,s2=2,s3=3,s4=4;reg[2:0]current_state,next_state;】3、【單選題】在Verilog中定義了宏名?`define?sum?a+b+c?下面宏名引用正確的是（??）本題答案：【out=`sum+d】4、【單選題】定義狀態(tài)機(jī)當(dāng)前狀態(tài)為state,次態(tài)為next_state;輸入a,輸出b,則下列為Mealy狀態(tài)機(jī)的寫法是：本題答案：【always@（posedgeclk）case(state)0:if（a==0）next_state=1;elsenext_state=x;1:next_state=x;】5、【單選題】下列編碼方式中采用順序編碼的是本題答案：【0000—0001—0010—0011】6、【單選題】下列Moore型狀態(tài)機(jī)采用Verilog語(yǔ)言主控時(shí)序部分正確的是：本題答案：【always@(posedgeclkornegedgereset)beginif(!reset)current_state=s0;elsecurrent_state=next_state;end】7、【多選題】以下哪些內(nèi)容是有限狀態(tài)機(jī)的性能優(yōu)勢(shì)：本題答案：【高效的順序控制模型#容易利用現(xiàn)成的EDA工具進(jìn)行優(yōu)化#性能高速、穩(wěn)定#高可靠性能】8、【多選題】關(guān)于AD0809時(shí)序電平描述正確的是（）本題答案：【START為轉(zhuǎn)換啟動(dòng)控制信號(hào)，高電平有效#ALE為模擬信號(hào)輸入選通端口地址鎖存信號(hào)，上升沿有效#START有效以后，狀態(tài)信號(hào)EOC變?yōu)榈碗娖?轉(zhuǎn)換結(jié)束后，EOC轉(zhuǎn)為高電平】9、【多選題】狀態(tài)機(jī)編碼的方式包括：本題答案：【直接輸出型編碼#用宏定義語(yǔ)句定義狀態(tài)編碼#順序編碼#一位熱碼編碼】10、【多選題】AD0809狀態(tài)機(jī)程序中COM組合過(guò)程主要實(shí)現(xiàn)的兩個(gè)功能是：本題答案：【狀態(tài)譯碼功能#采樣控制功能】11、【多選題】安全狀態(tài)機(jī)的設(shè)計(jì)方式包括：本題答案：【狀態(tài)導(dǎo)引法#狀態(tài)編碼監(jiān)測(cè)法#借助EDA工具生成安全狀態(tài)機(jī)】12、【多選題】下列狀態(tài)機(jī)運(yùn)行過(guò)程中的說(shuō)明，那些是正確的：本題答案：【狀態(tài)機(jī)可以仿同步完成多條運(yùn)算和控制操作#狀態(tài)機(jī)的狀態(tài)數(shù)通常是有限的#狀態(tài)機(jī)能夠構(gòu)成性能良好的同步時(shí)序邏輯模塊】13、【多選題】下列關(guān)于狀態(tài)機(jī)的主要結(jié)構(gòu)組成說(shuō)明正確的是：本題答案：【狀態(tài)機(jī)說(shuō)明部分,包含狀態(tài)機(jī)轉(zhuǎn)換變量的定義和所有可能的狀態(tài)說(shuō)明#主控時(shí)序過(guò)程，主要是負(fù)責(zé)狀態(tài)機(jī)運(yùn)轉(zhuǎn)和在時(shí)鐘驅(qū)動(dòng)下負(fù)責(zé)狀態(tài)轉(zhuǎn)換的過(guò)程#主控組合過(guò)程，根據(jù)外部輸入信號(hào)確定對(duì)外輸出或?qū)?nèi)部其他組合和時(shí)許過(guò)程輸出進(jìn)行控制#輔助過(guò)程，用于配合狀態(tài)機(jī)工作的過(guò)程】14、【多選題】下列序列檢測(cè)器實(shí)現(xiàn)檢測(cè)序列為“11101000”，其verilog程序描述正確的是（）。本題答案：【說(shuō)明部分程序modulesequ_detect(//檢測(cè)序列11101000inputclk,inputreset_n,inputdata_in,outputcheck_flag);localparams0=0,s1=1,s2=2,s3=3,s4=4,s5=5,s6=6,s7=7,s8=8;reg[3:0]c_st,next_st;#主控時(shí)序過(guò)程程序always@(posedgeclk,negedgereset_n)if(!reset_n)c_st=0;elsec_st=next_st;#主控組合過(guò)程程序always@*case(c_st)s0:if(data_in==1)next_st=s1;elsenext_st=s0;s1:if(data_in==1)next_st=s2;elsenext_st=s0;s2:if(data_in==1)next_st=s3;elsenext_st=s0;s3:if(data_in==0)next_st=s4;elsenext_st=s3;s4:if(data_in==1)next_st=s5;elsenext_st=s0;s5:if(data_in==0)next_st=s6;elsenext_st=s2;s6:if(data_in==0)next_st=s7;elsenext_st=s1;s7:if(data_in==0)next_st=s8;elsenext_st=s1;s8:if(data_in==0)next_st=s0;elsenext_st=s1;default:next_st=s0;endcase#輔助過(guò)程程序assigncheck_flag=(c_st==s8);endmodule】15、【判斷題】AD0809采樣結(jié)束后通過(guò)LOCK向鎖存器LATCH發(fā)出鎖存信號(hào)，將輸出8位信號(hào)鎖存起來(lái)。本題答案：【正確】16、【判斷題】下面程序是否能夠?qū)崿F(xiàn)Mealy型狀態(tài)機(jī)輸出功能？always@(PSTorDIN2)begin:COMcase(PST)ST0:if(DIN2==1b`1)Q=5`H10;elseQ=5`H0A...本題答案：【正確】17、【判斷題】`definesA+B+C+DassignBB=E+AABB值為E+A+B+C+D本題答案：【正確】18、【判斷題】CPU和狀態(tài)機(jī)都是按照時(shí)鐘節(jié)拍以順序時(shí)鐘方式工作的，CPU按照指令周期，以逐條執(zhí)行指令的方式運(yùn)行，狀態(tài)機(jī)變換只有一個(gè)周期。本題答案：【正確】19、【判斷題】Moore型狀態(tài)機(jī)輸出是在輸入發(fā)生變化后立即發(fā)生的。本題答案：【錯(cuò)誤】20、【判斷題】ADC0809狀態(tài)轉(zhuǎn)換信號(hào)EOC為低電平表示進(jìn)入轉(zhuǎn)換狀態(tài)，為高電平表示轉(zhuǎn)換結(jié)束本題答案：【正確】21、【判斷題】序列檢測(cè)器工作過(guò)程中，要求檢測(cè)器記住前一次的正確碼及正確序列，直到連續(xù)檢測(cè)中所收到的每一位碼與預(yù)置數(shù)的對(duì)應(yīng)碼相同。本題答案：【正確】22、【判斷題】Mealy狀態(tài)機(jī)是時(shí)序邏輯輸出取決于當(dāng)前狀態(tài)和輸入信號(hào)，此時(shí)，其輸出表達(dá)式為輸出信號(hào)=G(當(dāng)前狀態(tài)，輸入信號(hào))。本題答案：【正確】23、【判斷題】一位熱編碼是用n位寄存器來(lái)實(shí)現(xiàn)具有n個(gè)狀態(tài)的狀態(tài)機(jī)，狀態(tài)機(jī)中的每個(gè)狀態(tài)都是由其中一個(gè)觸發(fā)器的狀態(tài)來(lái)表示，即處于該狀態(tài)時(shí)，對(duì)應(yīng)的觸發(fā)器為1，其余的觸發(fā)器為0。本題答案：【正確】24、【判斷題】狀態(tài)機(jī)設(shè)計(jì)過(guò)程中，無(wú)論使用枚舉數(shù)據(jù)類型還是指定狀態(tài)編碼的程序中，不可避免的出現(xiàn)大量剩余狀態(tài)，對(duì)于這些剩余狀態(tài)不需要處理。本題答案：【錯(cuò)誤】25、【判斷題】狀態(tài)機(jī)從信號(hào)輸出方式上分包括有Moore型狀態(tài)機(jī)和Mealy型狀態(tài)機(jī)。本題答案：【正確】26、【判斷題】Moore型狀態(tài)機(jī)的輸出是當(dāng)前狀態(tài)和所有輸入信號(hào)的函數(shù)，不依賴時(shí)鐘同步。本題答案：【錯(cuò)誤】27、【判斷題】Moore型狀態(tài)機(jī)和Mealy型狀態(tài)機(jī)兩者之間不能進(jìn)行功能轉(zhuǎn)換。本題答案：【錯(cuò)誤】28、【判斷題】有限狀態(tài)機(jī)設(shè)計(jì)中，只需要滿足功能特性和速度等基本指標(biāo)，不需要考慮安全性和穩(wěn)定性。本題答案：【錯(cuò)誤】29、【判斷題】下面這段程序是否能夠?qū)崿F(xiàn)安全編碼：Parameters0=0,s1=1,s2=2,s3=3,s4=4,s5=5,s6=6,s7=7;...s5:next_state=s0;S6:next_state=s0;S7:next_state=s0;default:beginnext_state=s0;本題答案：【正確】30、【判斷題】狀態(tài)機(jī)主控時(shí)序過(guò)程是指負(fù)責(zé)狀態(tài)機(jī)運(yùn)轉(zhuǎn)和在時(shí)鐘驅(qū)動(dòng)下負(fù)責(zé)狀態(tài)機(jī)轉(zhuǎn)換的過(guò)程。本題答案：【正確】31、【判斷題】下列關(guān)于5狀態(tài)的狀態(tài)機(jī)說(shuō)明部分的程序是否正確parameter[2:0]s0=0,s1=1,s2=2,s3=3,s4=4;reg[2:0]current_state,next_state;本題答案：【正確】32、【判斷題】Moore型狀態(tài)機(jī)的輸出是當(dāng)前狀態(tài)和所有輸入信號(hào)的函數(shù)，不依賴時(shí)鐘同步。本題答案：【錯(cuò)誤】33、【判斷題】Moore型狀態(tài)機(jī)輸出僅為當(dāng)前狀態(tài)的函數(shù)，輸入發(fā)生變化需要等待時(shí)鐘的到來(lái)，時(shí)鐘使?fàn)顟B(tài)發(fā)生變化時(shí)才導(dǎo)致輸出的變化。本題答案：【正確】34、【判斷題】AD0809一個(gè)完整的采樣周期中，狀態(tài)機(jī)最先啟動(dòng)的是CLK為敏感信號(hào)的時(shí)序過(guò)程，接著是組合過(guò)程，最后被啟動(dòng)的是鎖存過(guò)程。本題答案：【正確】35、【判斷題】下面關(guān)于序列檢測(cè)器的功能描述是否正確序列檢測(cè)器用于檢測(cè)一組或多組由二進(jìn)制碼組成的脈沖序列信號(hào)，當(dāng)序列檢測(cè)器連續(xù)收到一組二進(jìn)制碼后，如果該組碼與檢測(cè)器預(yù)先設(shè)置碼相同，則輸出1。本題答案：【正確】36、【判斷題】序列檢測(cè)器檢測(cè)過(guò)程中正確碼的收到必須是連續(xù)的，要求序列檢測(cè)器必須記住前一次的正確碼及正確序列。本題答案：【正確】37、【判斷題】序列檢測(cè)器只能是通過(guò)Moore型狀態(tài)機(jī)實(shí)現(xiàn)功能。本題答案：【錯(cuò)誤】38、【判斷題】Mealy型狀態(tài)機(jī)的組合過(guò)程結(jié)構(gòu)中的輸出信號(hào)是當(dāng)前狀態(tài)和當(dāng)前輸入的函數(shù)。本題答案：【正確】39、【判斷題】`define定義全局符號(hào)全量，可在不同的模塊中通用，定義語(yǔ)句放在module模塊語(yǔ)句外；parameter定義常量在模塊語(yǔ)句中，具有局部變量特征。本題答案：【正確】40、【判斷題】針對(duì)一位熱碼編碼方式的特點(diǎn)，正常狀態(tài)只能有一個(gè)觸發(fā)器的狀態(tài)為1，可以在狀態(tài)機(jī)設(shè)計(jì)程序中加入對(duì)狀態(tài)編碼中1的個(gè)數(shù)是否大于1的監(jiān)測(cè)判斷邏輯。本題答案：【正確】41、【填空題】從時(shí)序上看Moore型狀態(tài)機(jī)屬于____狀態(tài)機(jī)。本題答案：【同步】作業(yè)-實(shí)驗(yàn)4報(bào)告單元測(cè)驗(yàn)-實(shí)驗(yàn)41、【單選題】根據(jù)以下代碼，判斷rst_n信號(hào)：always@(posedgeclk)beginif(!rst_n)q=a;本題答案：【同步，低電平有效】2、【單選題】下列關(guān)于狀態(tài)機(jī)說(shuō)法錯(cuò)誤的是：本題答案：【在Verilog代碼中，求次態(tài)和輸出，必須用case語(yǔ)句。】3、【多選題】實(shí)驗(yàn)中序列檢測(cè)器的時(shí)序過(guò)程（帶posedge的always過(guò)程）完成本題答案：【在時(shí)鐘的上升沿，把下一個(gè)狀態(tài)賦值給當(dāng)前狀態(tài)#當(dāng)有異步復(fù)位信號(hào)有效時(shí)，把當(dāng)前狀態(tài)賦值為狀態(tài)0】4、【判斷題】序列檢測(cè)器除了用有限狀態(tài)機(jī)方法外還可以用其他方法進(jìn)行設(shè)計(jì)本題答案：【正確】5、【判斷題】Moore有限狀態(tài)機(jī)能夠嵌套本題答案：【正確】單元測(cè)驗(yàn)-第9章1、【單選題】下列哪個(gè)優(yōu)化方式不屬于面積優(yōu)化本題答案：【流水線優(yōu)化】2、【單選題】下列哪種優(yōu)化方式不屬于速度優(yōu)化本題答案：【資源共享】3、【單選題】有一個(gè)設(shè)計(jì)是2級(jí)流水線，經(jīng)過(guò)優(yōu)化后修改為4級(jí)流水線，那么該設(shè)計(jì)的速度最多可以提升為本題答案：【原來(lái)的2倍】4、【單選題】采用關(guān)鍵路徑法，需要依賴什么EDA工具本題答案：【靜態(tài)時(shí)序分析器】5、【判斷題】使用邏輯優(yōu)化，一定會(huì)降低速度本題答案：【錯(cuò)誤】作業(yè)-實(shí)驗(yàn)5報(bào)告單元測(cè)試-實(shí)驗(yàn)51、【單選題】實(shí)驗(yàn)中接蜂鳴器的輸出頻率必須要什么范圍內(nèi)，才可能正確聽(tīng)到本題答案：【至少在20~20KHz，最好在能低于10KHz】2、【單選題】實(shí)驗(yàn)中音樂(lè)的樂(lè)譜是存在什么模塊里面？本題答案：【ROM】3、【單選題】實(shí)驗(yàn)中音階音調(diào)的生成是通過(guò)什么來(lái)實(shí)現(xiàn)的本題答案：【?？煽赜?jì)數(shù)器】4、【單選題】如果需要把一個(gè)新的樂(lè)曲放入實(shí)驗(yàn)設(shè)計(jì)中，那么應(yīng)該更改那個(gè)模塊中的內(nèi)容本題答案：【ROM/RAM】5、【單選題】在verilogHDL語(yǔ)言中，整型數(shù)據(jù)和（）位的寄存器數(shù)據(jù)在實(shí)際意義上是相同的。本題答案：【32】6、【單選題】在VerilogHDL中，a=4b’1101,則a=（）本題答案：【1b’0】單元測(cè)試-第10章1、【單選題】RISCCPU設(shè)計(jì)中的寄存器組（寄存器整列）可以使用什么構(gòu)建本題答案：【片內(nèi)RAM】2、【多選題】FPGA與MCU可以采用哪些方式本題答案：【UART#FSMC#SPI】3、【多選題】對(duì)于C綜合的說(shuō)法，哪些是正確的本題答案：【把C/C++函數(shù)轉(zhuǎn)化為RTL的HDL代碼#把C/C++函數(shù)轉(zhuǎn)化為在FPGA開(kāi)發(fā)環(huán)境中可以使用的IP模塊】4、【判斷題】C綜合屬于HLS本題答案：【正確】EDA技術(shù)與Verilog課程（第3期）期末考試1、【單選題】下列哪一個(gè)不是Verilog的關(guān)鍵詞：本題答案：【dout】2、【單選題】下列哪一個(gè)關(guān)鍵詞將引導(dǎo)出用戶自定義原語(yǔ)（UDP）邏輯功能的真值表。本題答案：【table_endtable】3、【單選題】下列哪個(gè)數(shù)字最?。罕绢}答案：【4’b0110】4、【單選題】C=4’b1100，D=4’b1011，下列哪一個(gè)是正確的：本題答案：【CD=4’b1000】5、【單選題】A=4’b1101，B=4’b1011，定義S為S[7:0]，下列正確的是：本題答案：【S=A*B=8’b10001111】6、【單選題】下列哪個(gè)不是Verilog中的循環(huán)語(yǔ)句關(guān)鍵詞：本題答案：【localparam】7、【單選題】含異步復(fù)位和時(shí)鐘使能的D觸發(fā)器moduleDFF2(CLK,D,Q,RST,EN);outputQ;inputCLK,D,RST,EN;regQ;always@(posedgeCLKornegedge____)beginif(!RST)Q=0;elseif(EN)Q=D;endendmodule空格處應(yīng)該填入：本題答案：【RST】8、【單選題】基本鎖存器moduleLATCH1(CLK,D,Q);outputQ;inputCLK,D;regQ;always@(Dor____)if(CLK)Q=D;endmodule空格處應(yīng)該填入：本題答案：【CLK】9、【單選題】異步時(shí)序電路moduleAMOD(D,A,CLK,Q);outputQ;inputA,D,CLK;regQ,Q1;always@(posedgeCLK)Q1=~(A|Q);always@(posedge____)Q=D;endmodule空格處應(yīng)該填入：本題答案：【Q1】10、【單選題】4位右移寄存器moduleSHIF4(DIN,CLK,RST,DOUT);inputCLK,DIN,RST;outputDOUT;reg[3:0]SHFT;always@(posedgeCLKorposedgeRST)if(RST)SHFT=4’B0;elsebeginSHFT=(____);SHFT[3]=DIN;endassignDOUT=SHFT[0];endmodule空格處應(yīng)該填入：本題答案：【SHFT1】11、【單選題】同步加載計(jì)數(shù)器moduleFDIV0(inputCLK,RST,input[3:0]D,outputPM,output[3:0]DOUT);reg[3:0]Q1;regFULL;wireLD;always@(posedgeCLKornegedgeRST)if(!RST)beginQ1=0;FULL=0;endelseif(____)beginQ1=D;FULL=1;endelsebeginQ1=Q1+1;FULL=0;endassignLD=(Q1==4’b1111);assignPM=FULL;assignDOUT=Q1;endmodule空格處應(yīng)該填入：本題答案：【LD】12、【單選題】編譯時(shí)出現(xiàn)了以下錯(cuò)誤提示：Error(10219):VerilogHDLContinuousAssignmenterroratdec4_16x.v(13):objectynonleft-handsideofassignmentmusthaveanettype而代碼中的第13行為“assignyn=~y;”這里代碼的錯(cuò)誤可能是什么？本題答案：【變量類型定義錯(cuò)誤】13、【單選題】若欲將仿真信號(hào)的數(shù)據(jù)顯示格式設(shè)置為16進(jìn)制，應(yīng)選擇屬性為：本題答案：【Hexadecimal】14、【單選題】下列代碼含義為（），“input[2:0]X/*synthesischip_pin=“AA4,AA5,Y2”*/;本題答案：【將矢量X的引腳鎖定到AA4,AA5,Y2】15、【單選題】下列代碼含義為（），（*synthesis，keep*）reg[3:0]X；本題答案：【規(guī)定矢量X為測(cè)試端口，需要保留】16、【單選題】下列哪種優(yōu)化方式不是面積優(yōu)化本題答案：【流水線設(shè)計(jì)】17、【單選題】下列哪種優(yōu)化方式不是速度優(yōu)化本題答案：【串行化】18、【單選題】下列對(duì)于流水線的說(shuō)法那個(gè)是對(duì)的:本題答案：【從無(wú)流水線設(shè)計(jì)更改到2級(jí)流水線設(shè)計(jì)，速度最多提升一倍】19、【單選題】下列哪個(gè)時(shí)序參數(shù)可以表征系統(tǒng)速度本題答案：【Fmax】20、【單選題】在同步數(shù)字系統(tǒng)設(shè)計(jì)中，優(yōu)化速度，其實(shí)是：本題答案：【提高系統(tǒng)時(shí)鐘頻率】21、【單選題】下列Moore型狀態(tài)機(jī)采用Verilog語(yǔ)言說(shuō)明部分正確的是：本題答案：【parameter[2:0]s0=0,s1=1,s2=2,s3=3,s4=4;reg[2:0]current_state,next_state;】22、【單選題】ADC0809采樣結(jié)束后需要通過(guò)LOCK向鎖存器LATCH發(fā)出鎖存信號(hào)，以便將輸出口的D[7：0]8位數(shù)據(jù)鎖存起來(lái)，下列程序當(dāng)中能夠?qū)崿F(xiàn)數(shù)據(jù)鎖存功能的是（）本題答案：【always@（posedgeLOCK）if(LOCK)REGL=D;】23、【單選題】設(shè)計(jì)一個(gè)序列檢測(cè)器8位的序列檢測(cè)器，選擇下列程序完成初始化部分：moduledetect(//檢測(cè)序列inputclk,input,inputdata,outputsout,);s0=0,s1=1,s2=2,s3=3,s4=4,s5=5,s6=6,s7=7,s8=8;reg[3:0]c_st,next_st;always@(posedgeclk,negedgereset_n)if(!reset_n)c_st=0;else;....endmodule本題答案：【reset_n,paremeter,c_st=next_st】24、【單選題】下列程序?yàn)?位序列檢測(cè)器組合過(guò)程，選擇下列程序完成填空：case(c_st)s0:if(data_in==1)next_st=s1;elsenext_st=s0;s1:if(data_in==1)next_st=s2;elsenext_st=s0;s2:if(data_in==0)next_st=s3;elsenext_st=s0;s3:if(data_in==1)next_st=s4;elsenext_st=s0;s4:if(data_in==0)next_st=s5;elsenext_st=s0;s5:if(data_in==0)next_st=s6;elsenext_st=s0;s6:if(data_in==1)next_st=s7;elsenext_st=s0;s7:if(data_in==1)next_st=s8;elsenext_st=s0;s8:if(data_in==0)next_st=s3;elsenext_st=s0;default:;endcaseassignsout;本題答案：【next_st=s0,=(c_st==s8)】25、【單選題】定義狀態(tài)機(jī)當(dāng)前狀態(tài)為state,次態(tài)為next_state;輸入a,輸出b,則下列為Mealy狀態(tài)機(jī)的寫法是：本題答案：【always@（posedgeclk）case(state)0:if（a==0）next_state=1;elsenext_state=x;1:next_state=x;】26、【單選題】依據(jù)Mealy型狀態(tài)機(jī)設(shè)計(jì)過(guò)程，選擇正確的程序填入空白處：moduleFSM_1(inputclk,inputrst_n,input[1:0]in1,input[1:0]in2,outputreg[1:0]out);parameterS0=4'b0001,S1=4'b0010,S2=4'b0100,S3=4'b1000,reg[3:0]state;always@(posedgeclkornegedgerst_n)beginif(!rst_n);elsecase(state)S0:beginif(in2==1);elseout=1;if(in1==1)state=S1;elsestate=S0;endS1:beginif(in2==1)out=0;elseout=1;if(in1==1)state=S1;elsestate=S0;end......default:begin:state=S0;out=0;endmodule本題答案：【state=S0；out=0;】27、【單選題】在Verilog中定義了宏名?`define?sum?a+b+c?下面宏名引用正確的是（??）本題答案：【out=`sum+d;?】28、【單選題】下列編碼方式中采用順序編碼的是本題答案：【0000—0001—0010—0011】29、【單選題】VerilogTestBench為待測(cè)模塊的所有輸入信號(hào)定義產(chǎn)生激勵(lì)信號(hào)的信號(hào)名和數(shù)據(jù)類型，要求其數(shù)據(jù)類型必須是____類型.本題答案：【Reg】30、【單選題】VerilogTestBench為待測(cè)模塊的所有輸出信號(hào)定義信號(hào)名和數(shù)據(jù)類型，要求其數(shù)據(jù)類型必須是____類型.本題答案：【W(wǎng)ire】31、【單選題】moduletest;reg[31:0]a;initialbegin#10a=50;$strobe(strobe:valueofa=%0d\n,a);$display(display:valueofa=%0d\n,a);a=30;endendmodule本題答案：【display:valueofa=50strobe:valueofa=30】32、【單選題】對(duì)于該語(yǔ)句assign#(4,3,6)out=~bus;如果右側(cè)表達(dá)式的結(jié)果是x，則延遲為_(kāi)___。本題答案：【3】33、【單選題】以下程序產(chǎn)生的是占空比____的時(shí)鐘信號(hào)？parameterHigh_time=5,Low_time=20;regclk;alwaysbeginclk=1;#High_time;clk=0;#Low_time;End本題答案：【20%】34、【單選題】下列對(duì)HLS的說(shuō)法不正確的是：本題答案：【僅僅是一種用來(lái)做仿真的技術(shù)】35、【單選題】下列中關(guān)于C綜合，那種說(shuō)法是正確的本題答案：【完成從C代碼到HDL轉(zhuǎn)換】36、【單選題】EDA發(fā)展歷程，下列中那個(gè)次序是對(duì)的？本題答案：【電子CAD→電子CAE→EDA】37、【單選題】modulecnt32(inputclk,outputreg[31:0]q);always@(posedgeclk)q=q+1'b1;endmodule上述HDL程序是用什么語(yǔ)言寫的？本題答案：【Verilog】38、【單選題】VerilogRTL代碼經(jīng)過(guò)綜合后生成：本題答案：【門級(jí)網(wǎng)表】39、【單選題】ModelSim是那種EDA工具：本題答案：【仿真器】40、【單選題】以下哪個(gè)可編程器件是基于與陣列可編程或陣列不可編程的原理：本題答案：【PAL】41、【單選題】以下關(guān)于CPLD的描述正確的是：本題答案：【可編程邏輯器件】42、【單選題】下列對(duì)FPGA結(jié)構(gòu)與工作原理的描述錯(cuò)誤的是：本題答案：【FPGA全稱為復(fù)雜可編程邏輯門器件。】43、【單選題】下面哪一個(gè)不是標(biāo)識(shí)符：本題答案：【關(guān)鍵詞】44、【單選題】下列哪一個(gè)是正確的：本題答案：【(3’bx10===4’b0x10)=0】45、【單選題】A=4’b1011,B=4’b1000，則下列正確的是：本題答案：【(AB)=1】46、【單選題】outputsigned[7:0]y;inputsigned[7:0]a;assigny=(a2);若a=10101011，則輸出y等于：本題答案：【11101010】47、【單選題】若底層的模塊語(yǔ)句和參數(shù)表述為moduleSUB#(parameterS1=5,parameterS2=8,parameterS3=1)(A,B,C);在上層的例化語(yǔ)句中的表述為SUB#(.S1(7),.S2(3),.S3(9))U1(.A(AP),.B(BP),.C(CP));則例化后，S2給定的值為：本題答案：【3】48、【單選題】含同步復(fù)位控制的D觸發(fā)器moduleDFF2(inputCLK,inputD,inputRST,outputregQ);always@(posedgeCLK)Q=____?0:D;endmodule空格處應(yīng)該填入：本題答案：【RST】49、【單選題】含清0控制的鎖存器moduleLATCH2(CLK,D,Q,RST);outputQ;inputCLK,D,RST;assignQ=(!RST)?____:(CLK?D:Q);endmodule空格處應(yīng)該填入：本題答案：【0】50、【單選題】含清0控制的鎖存器moduleLATCH3(CLK,D,Q,RST);outputQ;inputCLK,D,RST;____Q;always@(DorCLKorRST)if(!RST)Q=0;elseif(CLK)Q=D;endmodule空格處應(yīng)該填入：本題答案：【reg】51、【單選題】下列哪一個(gè)表述是正確：本題答案：【always@(posedgeCLKornegedgeRST)】52、【單選題】moduleCNT4(CLK,Q);output[3:0]Q;inputCLK;reg[3:0]Q;always@(posedge____)Q=Q+1;endmodule本題答案：【CLK】53、【單選題】always@(A,B)beginM1=A;M2=BM1;Q=M1|M2;end當(dāng)A和B同時(shí)從0變?yōu)?后，M1,M2與Q分別為多少：本題答案：【1,0,0】54、【單選題】beginY1=#5A^B;Y2=#4A|B;Y3=#8AB;end以上語(yǔ)句共耗時(shí)多少個(gè)時(shí)間單位：本題答案：【8】55、【單選題】moduleandd(A,B,Q);outputQ;inputA,B;regQ;always@(A,B)if(A==0)if(B==0)Q=0;elseQ=1;endmodule其中，elseQ=1;與哪句語(yǔ)句對(duì)應(yīng)：本題答案：【if(B==0)Q=0;】56、【單選題】moduleandd(A,B,Q);outputQ;inputA,B;regQ;always@(A,B)if(A==0)beginif(B==0)Q=0;endelseQ=1;endmodule其中，elseQ=1;與哪句語(yǔ)句對(duì)應(yīng)：本題答案：【if(A==0)】57、【單選題】下列代碼描述的是什么電路？本題答案：【全加器】58、【單選題】4位BCD碼（相當(dāng)于16位二進(jìn)制數(shù)）加法器，如果低位BCD碼的和大于等于10，則使和加上多少且有進(jìn)位？本題答案：【6】59、【單選題】以下程序描述了幾個(gè)多路選擇器？moduletest1(A,B,C,clk,rst,EN,dataout);inputclk,rst;inputA,B,C,EN;outputdataout;regdataout;always@(posedgeclk)if(!rst)dataout=1'b0;elseif(EN)dataout=~(AB);elsedataout=C;endmodule本題答案：【2】60、【單選題】當(dāng)en等于低電平，下列語(yǔ)句將執(zhí)行assigndout=en？a^b:a|b;本題答案：【a|b】61、【單選題】這段代碼的錯(cuò)誤是在第幾行？本題答案：【1】62、【單選題】該程序描述的存儲(chǔ)單元數(shù)為？本題答案：【128】63、【單選題】以下是哪個(gè)層級(jí)的描述？本題答案：【RTL級(jí)】64、【單選題】從算法表述轉(zhuǎn)換到寄存器傳輸級(jí)的表述是指？本題答案：【行為綜合】65、【單選題】LPM是指本題答案：【參數(shù)可設(shè)置模塊庫(kù)】66、【單選題】下列程序描述的q是幾位的？modulecnt10(inputclk,outputreg[7:0]q);always@(posedgeclk)q=q+1;endmodule本題答案：【8】67、【單選題】從左圖變換到右圖是哪一方面的優(yōu)化？本題答案：【資源優(yōu)化】68、【單選題】程序1到程序2使用了什么優(yōu)化方法？本題答案：【串行化】69、【單選題】從上圖變換到下圖是使用了什么優(yōu)化方法？本題答案：【流水線優(yōu)化】70、【單選題】以下優(yōu)化方法完全屬于速度優(yōu)化的是：本題答案：【流水線設(shè)計(jì)、乒乓操作法、寄存器配平法】71、【單選題】閱讀下列代碼，說(shuō)明這段代碼的所描述電路的功能是什么moduletest(A,Y,Yn);input[3:0]A;outputreg[15:0]Y;output[15:0]Yn;regi=0;always@*if(i==A)Y[i]=1;elsebeginY[i]=0;i=i+1b'1;endassignYn=~Yendmodule本題答案：【譯碼器】72、【單選題】以下程序中產(chǎn)生的是占空比____的時(shí)鐘信號(hào)？`defineHigh_time4`defineLow_time16;regclk;alwaysbeginclk=0;#High_time;clk=1;#Low_time;end本題答案：【80%】73、【單選題】閱讀下列代碼，說(shuō)明這段代碼的所描述電路的功能是什么modulefulladder(A,B,cin,sum,cout);input[3:0]A,B;inputcin;outputreg[3:0]sum;outputregcout;always@(A,B,cin)if(cin){cout,sum}=A+B+1'b1;else{cout,sum}=A+B;endmodule本題答案：【四位全加器】74、【單選題】閱讀下列代碼，說(shuō)明這段代碼的所描述電路的功能是什么本題答案：【數(shù)據(jù)選擇器】75、【單選題】為了提高系統(tǒng)速度，下圖采用什么優(yōu)化方法。本題答案：【寄存器配平】76、【單選題】閱讀下列代碼，說(shuō)明這段代碼的所描述電路的功能是什么本題答案：【找出最大值】77、【單選題】VerilogHDL是由（）語(yǔ)言演化來(lái)的。本題答案：【C語(yǔ)言】78、【單選題】在VerilogHDL模塊的I/O聲明中，用來(lái)聲明端口數(shù)據(jù)流動(dòng)方向的關(guān)鍵字包括（）。本題答案：【以上均可】79、【單選題】用VerilogHDL的assign語(yǔ)句建模的方法一般稱為（）。本題答案：【連續(xù)賦值】80、【單選題】在下列符號(hào)組中，（）不能作為VerilogHDL的標(biāo)識(shí)符。本題答案：【74LS138】81、【單選題】在下列VerilogHDL的操作符中，優(yōu)先級(jí)最高的是（）操作符。本題答案：【!】82、【單選題】以下程序產(chǎn)生的是占空比（）的時(shí)鐘信號(hào)？`defineHigh_time4`defineLow_time16;regclk;alwaysbeginclk=0;#High_time;clk=1;#Low_time;end本題答案：【25%】83、【單選題】大規(guī)?？删幊唐骷饕蠪PGA、CPLD兩類，下列對(duì)FPGA結(jié)構(gòu)與工作原理的描述錯(cuò)誤的是（）。本題答案：【FPGA全稱為復(fù)雜可編程邏輯門器件?！?4、【單選題】狀態(tài)機(jī)編碼方式中，其中（）占用觸發(fā)器較多，但其實(shí)現(xiàn)比較適合FPGA的應(yīng)用本題答案：【一位熱碼編碼】85、【單選題】FPGA的可編程是主要基于什么結(jié)構(gòu)（）。本題答案：【查找表（LUT）】86、【單選題】狀態(tài)機(jī)編碼方式中，其中（）輸出沒(méi)有毛刺，但難以控制非常狀態(tài)輸出。本題答案：【狀態(tài)位直接輸出型編碼】87、【單選題】關(guān)于我們課內(nèi)實(shí)驗(yàn)所用的器件Cyclone10LP256C8，說(shuō)法錯(cuò)誤是（）。本題答案：【Xilinx公司生產(chǎn)的高端器件】88、【單選題】IP核在EDA技術(shù)和開(kāi)發(fā)中具有十分重要的地位，以掩膜方式提供的IP被稱為（）。本題答案：【硬IP】89、【單選題】狀態(tài)機(jī)的設(shè)計(jì)中，對(duì)輸出信號(hào)消除毛刺的方法有多種，以下哪種方法不能消除毛刺？（）本題答案：【使用MEALY型狀態(tài)機(jī)進(jìn)行設(shè)計(jì)】90、【單選題】關(guān)于VerilogHDL語(yǔ)言中的數(shù)字表示，下列四個(gè)數(shù)字中最大的是（）本題答案：【8`O356】91、【單選題】過(guò)程中的非阻塞型賦值語(yǔ)句，其數(shù)值更新是（）本題答案：【在過(guò)程的最后完成】92、【多選題】下列屬于FPGA的編程下載文件的有本題答案：【.sof文件#.jic文件】93、【多選題】以下是QuartusII提供的調(diào)試工具的是（）本題答案：【SignalProbe#SignalTapII#In-SystemMemoryContentEditor#In-SystemSourcesandProbes】94、【多選題】在同步數(shù)字系統(tǒng)設(shè)計(jì)中，優(yōu)化速度，下列那些項(xiàng)不是其原因：本題答案：【減低組合電路復(fù)雜度#節(jié)省資源#去掉競(jìng)爭(zhēng)冒險(xiǎn)現(xiàn)象】95、【多選題】由于狀態(tài)機(jī)的剩余狀態(tài)的處理會(huì)不同程度的耗用邏輯資源，要求狀態(tài)機(jī)設(shè)計(jì)過(guò)程中需要考慮：（）。本題答案：【選用狀態(tài)機(jī)的結(jié)構(gòu)類型#狀態(tài)機(jī)編碼方式選擇#狀態(tài)機(jī)容錯(cuò)技術(shù)幾系統(tǒng)的工作速度#資源利用率】96、【多選題】下述程序中能夠?qū)崿F(xiàn)安全狀態(tài)機(jī)設(shè)計(jì)的是：本題答案：【Parameters0=0,s1=1,s2=2,s3=3,s4=4,s5=5,s6=6,s7=7;...s5:next_state=s0;S6:next_state=s0;S7:next_state=s0;default:beginnext_state=s0;#`defines0=1,s1=2,s2=4,s3=4,s4=8s5:next_state=s1;S6:next_state=s1;S7:next_state=s2;default:beginnext_state=s0;】97、【多選題】以下屬于Verilog仿真流程的是：本題答案：【程序輸入#程序編譯#仿真庫(kù)