《 FPGA應(yīng)用技術(shù)及實(shí)踐 》 綜合測試題2_第1頁
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文檔簡介

綜合試題二ASIC是指專用集成電路，F(xiàn)PGA是大？（？（全定制法和半定制法，半定制法又分為：門陣列法？（9.OLMC有和功能？說明GAL是怎樣實(shí)現(xiàn)可編程組合電路與時(shí)序電路的6分）Useieee.std_logic_unsigned.aEntityjjisPort（a:instd_logic_vector(6downto0);Red，green:outstd_logiEndjj;ArchitectureoneofjjisSignalb:std_logic_vectorIfb(i)=1thenEndif;ifc>3thengreen<=1elsered<=1;endif;ENDonebitadder;ARCHITECTUREdataflowOFonebitaddcount<=(xANDy)OR(xANDcin)OR(yANDcENDfourbitadder;ARCHITECTUREhaverOFfourbitadderU0:onebitadderPORTMAP(x(0),y(0),d(0),sum(0),d(1U1:onebitadderPORTMAP(x(1),y(1),d(1),sum(1),d(2U2:onebitadderPORTMAP(x(2),y(2),d(2),sum(2),d(3U3:onebitadderPORTMAP(x(3),y(3),d(3),sum(3),d(413.歸納利用QuartusII進(jìn)行VHDL文本輸入設(shè)計(jì)的流程：從文件輸入一直到USEIEEE.STD_LOGIC_1164？（Useieee.std_logic_unsigned.aPort(clk:instd_logiAchitactureoneoffenpinisSignaltmp:std_logic_vector(Iftmp<4thentmp<=tmp+1;

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