計算機組成原理實驗報告三

實驗報告

課程名稱計算機組成原理實驗

實驗項目________實驗三___________

專業(yè)班級計算機少61

姓名___________熊興宇_________

學(xué)號學(xué)40506094

實驗日期2018.10.25

實驗三時序電路基本部件設(shè)計

一、實驗?zāi)康?/p>

1.掌握VHDLWerilog中時序模塊電路的設(shè)計方法。

2.熟悉VHDLWerilog中層次結(jié)構(gòu)的設(shè)計方法。

二、實驗內(nèi)容

1.利用進程語句完成一個觸發(fā)器電路模塊（使能端、復(fù)位）的設(shè)計。

2.利用進程語句完成寄存器和移位寄存器（包括串行輸入輸出、循環(huán)移位）電路模塊的設(shè)

計。

3.完成各種數(shù)字（個人學(xué)號末兩位）進制的計數(shù)器。

4.分析時序電路部件的仿真波形。

三、實驗要求

1.分析各模塊的的程序結(jié)構(gòu)，畫出其流程圖。

2.畫出模塊的電路圖。

3.分析電路的仿真波形，標(biāo)出關(guān)鍵的數(shù)值。

4.記錄設(shè)計和調(diào)試過程。

四、實驗代碼及結(jié)果

觸發(fā)器電路模塊圖

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觸發(fā)器仿真信號圖

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如圖，先在使能端有效前輸入一個信號，發(fā)現(xiàn)輸出始終為高阻。然后使使能端有效，并

輸入一個高電平，此刻輸出對應(yīng)變化為高電平。但未能很好地體現(xiàn)更位的效果。

觸發(fā)相

moduleTrigger(

inputen,

inputelk,

inputreset,

inputd_in,

outputregdout

）；

always@(posedgeelk)begin

if(reset==l*bl)begin

d_out<=l'bO;

end

elseif(en)begin

d_out<=d_in;

end

end

endmodu1e

觸發(fā)器仿真

moduleSimTrigger(

）；

regc,re,in,e;

wireout;

Triggertrigg(

.en(e),

.clk(c),

.reset(re).

.d_in(in),

.dout(out)

)；

initialbegin

e<=0;

c<=0;

in<=0;

re<=0;

#10

in<=l;

#20

in<=0;

#10

e<=l;

#20

in<=l;

#30

in<=0;

#50

re<=l;

#20

re<=0;

end

alwaysbegin

#10

c<=~c;

end

endmodule

計數(shù)器電路模塊圖

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計數(shù)器仿真信號圖

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.iSvBthMli

BTclC?a??lelita?ra<4l<?

021，l“IET

計數(shù)器

moduleCounter(

inputelk,reset,

outputreg[15:0]high=O,low=0

)；

always@(posedgeelk)begin

low=low+l;

if(reset==l)begin

low<=0;

end

elseif(low%16'hO100=8'h5e)begin

low=low+16,hO100-8'h5e;

end

end

endmodule

計數(shù)器仿真

moduleSim_Counter(

)；

regc,re;

wire[15:0]low;

Countercount(c,re,high,low);

initialbegin

c<=0;

re<=0;

#100

re<=l;

#40

re<=0;

end

alwaysbegin

#1

c<=?c;

end

cndmodulc

UaTie*1-

Hol，l“IET二.-,—

這里我學(xué)號是94,每94（16進制）高位進一位。

移位寄存器仿真，其中設(shè)置串行輸入使能端和移位使能端，當(dāng)移位使能端有效時每一個

時鐘上沿對存儲的數(shù)據(jù)進行移位操作，當(dāng)串行輸入時僅讀入輸入的最低位同時存儲數(shù)組的下

標(biāo)循環(huán)遞增，。

移位寄存器電路結(jié)構(gòu)

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?SoM^aU.J??.

4UB

移位寄存器

moduleRegister(

on,elk,reset,shl,write,din,dout,serial

)；

inputcn,elk,reset,shl,write,serial;

input[7:0]din;

outputreg[7:0]dout=8,hOO;

regtemp;

regindex=0;

always@(posedgeelk)begin

if(reset==rbl)begin

dout<=8,hOO;

indcx=D;

end

elsebegin

if(en&&write&&serial==0)begin

dout<=din;

end

if(en&&write&&serial==l)begin

dout[index]<=din[0];

index=(index+1)%8;

end

if(en&&shl)begin

temp=dout[0];

dout[0]=dout[1];

dout[l]=dout[2];

dout[2]=dout[3];

dout[3]=dout[4];

dout[4]=dout[5];

dout[5]=dout[6];

dout[6]=dout[7];

dout[7]=tcmp;

end

end

end

endmodule

移位寄存器仿真

moduleSimRegister(