計(jì)算機(jī)組成原理教案(第三章)

第三章存儲(chǔ)系統(tǒng)

3.1.1存儲(chǔ)器分類存儲(chǔ)元:一個(gè)雙穩(wěn)態(tài)半導(dǎo)體電路或一個(gè)CMOS晶體管或磁性材料。存儲(chǔ)單元存儲(chǔ)器存儲(chǔ)器有各種不同的分類方法

★按存儲(chǔ)介質(zhì)分半導(dǎo)體存儲(chǔ)器：用半導(dǎo)體器件組成的存儲(chǔ)器。磁表面存儲(chǔ)器：用磁性材料做成的存儲(chǔ)器★按存儲(chǔ)方式分

隨機(jī)存儲(chǔ)器：任何存儲(chǔ)單元的內(nèi)容都能被隨機(jī)存取，且存取時(shí)間和存儲(chǔ)單元的物理位置無(wú)關(guān)。

順序存儲(chǔ)器：只能按某種順序來(lái)存取，存取時(shí)間和存儲(chǔ)單元的物理位置有關(guān)?！锇创鎯?chǔ)器的讀寫功能分

只讀存儲(chǔ)器(ROM)：存儲(chǔ)的內(nèi)容是固定不變的，只能讀出而不能寫入的半導(dǎo)體存儲(chǔ)器。

隨機(jī)讀寫存儲(chǔ)器(RAM)：既能讀出又能寫入的半導(dǎo)體存儲(chǔ)器?！锇葱畔⒌目杀４嫘苑?/p>

非永久記憶的存儲(chǔ)器：斷電后信息即消失的存儲(chǔ)器。永久記憶性存儲(chǔ)器：斷電后仍能保存信息的存儲(chǔ)器?！锇丛谟?jì)算機(jī)系統(tǒng)中的作用分

根據(jù)存儲(chǔ)器在計(jì)算機(jī)系統(tǒng)中所起的作用，可分為主存儲(chǔ)器、輔助存儲(chǔ)器、高速緩沖存儲(chǔ)器、控制存儲(chǔ)器等。3.1.2存儲(chǔ)器的分級(jí)結(jié)構(gòu)ＣＡＩ演示

3.1.3主存儲(chǔ)器的技術(shù)指標(biāo)字存儲(chǔ)單元字地址和字節(jié)地址主存儲(chǔ)器的主要幾項(xiàng)技術(shù)指標(biāo)

指標(biāo)

含義

表現(xiàn)

單位存儲(chǔ)容量在一個(gè)存儲(chǔ)器中可以容納的存儲(chǔ)單元總數(shù)存儲(chǔ)空間的大小字?jǐn)?shù)，字節(jié)數(shù)存取時(shí)間啟動(dòng)到完成一次存儲(chǔ)器操作所經(jīng)歷的時(shí)間主存的速度ｎｓ存儲(chǔ)周期連續(xù)啟動(dòng)兩次操作所需間隔的最小時(shí)間主存的速度ｎｓ存儲(chǔ)器帶寬單位時(shí)間里存儲(chǔ)器所存取的信息量,數(shù)據(jù)傳輸速率技術(shù)指標(biāo)位/秒，字節(jié)/秒3.2.1SRAM存儲(chǔ)器1.基本存儲(chǔ)元六管SRAM存儲(chǔ)元的電路圖及讀寫操作圖2.SRAM存儲(chǔ)器的組成SRAM存儲(chǔ)器的組成框圖存儲(chǔ)器對(duì)外呈現(xiàn)三組信號(hào)線，即地址線、數(shù)據(jù)線、讀/寫控制線

地址譯碼器:單譯碼和雙譯碼

3.SRAM存儲(chǔ)器芯片實(shí)例2114存儲(chǔ)器芯片的邏輯結(jié)構(gòu)方框圖由于讀操作與寫操作是分時(shí)進(jìn)行的，讀時(shí)不寫，寫時(shí)不讀，因此，輸入三態(tài)門與輸出三態(tài)門是互鎖的，數(shù)據(jù)總線上的信息不致于造成混亂。4.存儲(chǔ)器與CPU連接(2)存儲(chǔ)器速度與容量的解決存儲(chǔ)器芯片的容量是有限的,為了滿足實(shí)際存儲(chǔ)器的容量要求，需要對(duì)存儲(chǔ)器進(jìn)行擴(kuò)展。主要方法有：(1)工作原理★位擴(kuò)展法：只加大字長(zhǎng)，而存儲(chǔ)器的字?jǐn)?shù)與存儲(chǔ)器芯片字?jǐn)?shù)一致,對(duì)片子沒有選片要求.例:使用8K×1的RAM存儲(chǔ)器芯片,組成8K×8位的存儲(chǔ)器★字?jǐn)U展法:僅在字向擴(kuò)充，而位數(shù)不變.需由片選信號(hào)來(lái)區(qū)分各片地址。

例:

用16K×8位的芯片采用字?jǐn)U展法組成64K×8位的存儲(chǔ)器★字位同時(shí)擴(kuò)展法5.存儲(chǔ)器的讀、寫周期

例1】下圖是SRAM的寫入時(shí)序圖。其中R/W是讀/寫命令控制線，當(dāng)R/W線為低電平時(shí),存儲(chǔ)器按給定地址把數(shù)據(jù)線上的數(shù)據(jù)寫入存儲(chǔ)器。請(qǐng)指出下圖寫入時(shí)序中的錯(cuò)誤，并畫出正確的寫入時(shí)序圖3.2.2DRAM存儲(chǔ)器1．四管動(dòng)態(tài)存儲(chǔ)元四管的動(dòng)態(tài)存儲(chǔ)電路是將六管靜態(tài)存儲(chǔ)元電路中的負(fù)載管T3，T4去掉而成的2.單管動(dòng)態(tài)存儲(chǔ)元單管存儲(chǔ)元電路和四管存儲(chǔ)元電路對(duì)比

名稱

優(yōu)點(diǎn)

缺點(diǎn)四管存儲(chǔ)元電路外圍電路比較簡(jiǎn)單，刷新時(shí)不需要另加外部邏輯管子多，占用的芯片面積大單管存儲(chǔ)元電路元件數(shù)量少，集成度高需要有高鑒別能力的讀出放大器配合工作外圍電路比較復(fù)雜。3.DRAM存儲(chǔ)芯片實(shí)例下圖是16K×1位的DRAM存儲(chǔ)器片2116的邏輯結(jié)構(gòu)示意圖。讀寫周期時(shí)序圖P824.DRAM的刷新動(dòng)態(tài)MOS存儲(chǔ)器采用“讀出”方式進(jìn)行刷新。從上一次對(duì)整個(gè)存儲(chǔ)器刷新結(jié)束到下一次對(duì)整個(gè)存儲(chǔ)器全部刷新一遍為止，這一段時(shí)間間隔叫刷新周期。常用的刷新方式有三種，一種是集中式另一種是分散式第三種是異步式集中式

分散刷新方式異步式刷新方式是前兩種方式的結(jié)合刷新周期為2ms，完成128行的所有存儲(chǔ)元刷新則需要2000us/128=15.5us標(biāo)準(zhǔn)的刷新方式兩種1、只用RAS信號(hào)的刷新2、CAS在RAS之前的刷新【例2】說明1M×1位DRAM片子的刷新方法，刷新周期定為8ms如果選擇一個(gè)行地址進(jìn)行刷新，刷新地址為A0—A8，因此這一行上的2048個(gè)存儲(chǔ)元同時(shí)進(jìn)行刷新，即在8ms內(nèi)進(jìn)行512個(gè)周期的刷新。按照這個(gè)周期數(shù)，512×2048＝1048567，即對(duì)1M位的存儲(chǔ)元全部進(jìn)行刷新。刷新方式可采用：在8ms中進(jìn)行512次刷新操作的集中刷新方式，或按8ms÷512＝15.5μs刷新一次的異步刷新方式。5.存儲(chǔ)器控制電路DRAM存儲(chǔ)器的刷新需要有硬件電路的支持，包括刷新計(jì)數(shù)器、刷新/訪存裁決、刷新控制邏輯等。這些控制線路形成DRAM控制器，它將CPU的信號(hào)變換成適合DRAM片子的信號(hào)。3.2.3主存儲(chǔ)器組成實(shí)例W4006AF構(gòu)成的80386主存儲(chǔ)器簡(jiǎn)圖(1)W4006AF的外特性

①

可以控制兩個(gè)存儲(chǔ)體交叉訪問；

②

可以對(duì)256KB—16MB的DRAM片子進(jìn)行訪問；

③

最多可控制128個(gè)DRAM片子；

④

采用CAS在RAS之前的刷新方式。(2)主存儲(chǔ)器組成有4個(gè)存儲(chǔ)模塊，每個(gè)模塊存儲(chǔ)容量為1M×32位3.2.4高性能的主存儲(chǔ)器1.EDRAM芯片

EDRAM芯片又稱增強(qiáng)型DRAM芯片，它在DRAM芯片上集成了一個(gè)SRAM實(shí)現(xiàn)的小容量高速緩沖存儲(chǔ)器，從而使DRAM芯片的性能得到顯著改進(jìn)。1M×4位EDRAM芯片的結(jié)構(gòu)框圖以SRAM保存一行內(nèi)容的辦法，對(duì)成塊傳送非常有利。如果連續(xù)的地址高11位相同，意味著屬于同一行地址，那么連續(xù)變動(dòng)的9位列地址就會(huì)使SRAM中相應(yīng)位組連續(xù)讀出，這稱為猝發(fā)式讀取。

EDRAM的這種結(jié)構(gòu)還帶來(lái)另外兩個(gè)優(yōu)點(diǎn)：

●在SRAM讀出期間可同時(shí)對(duì)DRAM陣列進(jìn)行刷新。

●芯片內(nèi)的數(shù)據(jù)輸出路徑與輸入路徑是分開的，允許在寫操作完成的同時(shí)來(lái)啟動(dòng)同一行的讀操作。2.EDRAM內(nèi)存條一片EDRAM的容量為1M×4位，8片這樣的芯片可組成1M×32位的存儲(chǔ)模塊。8個(gè)芯片共用片選信號(hào)Sel、行選通信號(hào)RAS、刷新信號(hào)Ref和地址輸入信號(hào)A0—A10。3.主存物理地址的存儲(chǔ)空間分布以奔騰PC機(jī)主存為例，說明主存物理地址的存儲(chǔ)空間概念3.3.1只讀存儲(chǔ)器1.ROM的分類只讀存儲(chǔ)器簡(jiǎn)稱ROM，它只能讀出，不能寫入。它的最大優(yōu)點(diǎn)是具有不易失性。

根據(jù)編程方式不同，ROM通常分為三類：只讀存儲(chǔ)器定義優(yōu)點(diǎn)缺點(diǎn)

掩模式數(shù)據(jù)在芯片制造過程中就確定可靠性和集成度高，價(jià)格便宜不能重寫一次編程用戶可自行改變產(chǎn)品中某些存儲(chǔ)元可以根據(jù)用戶需要編程只能一次性改寫多次編程可以用紫外光照射或電擦除原來(lái)的數(shù)據(jù)，然后再重新寫入新的數(shù)據(jù)可以多次改寫ROM中的內(nèi)容2.光擦可編程只讀存儲(chǔ)器(EPROM)(1)EPROM基本存儲(chǔ)元電路(2)EPROM實(shí)例-2716的內(nèi)部結(jié)構(gòu)圖工作模式選擇

PD/PGM

CS

Vpp

Vcc數(shù)據(jù)輸出讀低低+5V+5V輸出未選中無(wú)關(guān)高+5V+5V高阻功率下降高無(wú)關(guān)+5V+5V高阻編程由低到高脈沖高+25V+5V輸入例3】CPU的地址總線16根(A15—A0，A0為低位)，雙向數(shù)據(jù)總線8根(D7—D0)，控制總線中與主存有關(guān)的信號(hào)有MREQ(允許訪存，低電平有效)，R/W(高電平為讀命令，低電平為寫命令)。主存地址空間分配如下：0—8191為系統(tǒng)程序區(qū)，由只讀存儲(chǔ)芯片組成；8192—32767為用戶程序區(qū)；最后(最大地址)2K地址空間為系統(tǒng)程序工作區(qū)。上述地址為十進(jìn)制，按字節(jié)編址。現(xiàn)有如下存儲(chǔ)器芯片：EPROM：8K×8位(控制端僅有CS);SRAM：16K×1位，2K×8位，4K×8位，8K×8位.請(qǐng)從上述芯片中選擇適當(dāng)芯片設(shè)計(jì)該計(jì)算機(jī)主存儲(chǔ)器，畫出主存儲(chǔ)器邏輯框圖，注意畫出選片邏輯(可選用門電路及3∶8譯碼器74LS138)與CPU的連接，說明選哪些存儲(chǔ)器芯片，選多少片。主存地址空間分布如圖所示。

3.3.2閃速存儲(chǔ)器1.什么是閃速存儲(chǔ)器閃速存儲(chǔ)器是一種高密度、非易失性的讀/寫半導(dǎo)體存儲(chǔ)器2.閃速存儲(chǔ)器的邏輯結(jié)構(gòu)28F256A的邏輯方框圖3.閃速存儲(chǔ)器的工作原理閃速存儲(chǔ)器是在EPROM功能基礎(chǔ)上增加了電路的電擦除和重新編程能力。28F256A引入一個(gè)指令寄存器來(lái)實(shí)現(xiàn)這種功能。其作用是：

(1)保證TTL電平的控制信號(hào)輸入；(2)在擦除和編程過程中穩(wěn)定供電；(3)最大限度的與EPROM兼容。當(dāng)VPP引腳不加高電壓時(shí)，它只是一個(gè)只讀存儲(chǔ)器。當(dāng)VPP引腳加上高電壓時(shí)，除實(shí)現(xiàn)EPROM通常操作外，通過指令寄存器，可以實(shí)現(xiàn)存儲(chǔ)器內(nèi)容的變更。當(dāng)VPP=VPPL時(shí)，指令寄存器的內(nèi)容為讀指令，使28F256A成為只讀存儲(chǔ)器，稱為寫保護(hù)。4。閃速存儲(chǔ)器的工作模式P97表3.428F256A工作模式

讀操作:片選信號(hào)CE是供電控制端，輸出允許信號(hào)OE用于控制數(shù)據(jù)從輸出引腳的輸出。只有這兩個(gè)信號(hào)同時(shí)有效時(shí)，才能實(shí)現(xiàn)數(shù)據(jù)輸出。

輸出禁止操作:當(dāng)輸出允許控制端OE處于高電平時(shí)，28F256A被禁止輸出，輸出引腳置于高阻狀態(tài)。

等待操作:當(dāng)片選信號(hào)CE處于邏輯高電平時(shí)，等待操作抑制了28F256A的大部分電路，減少器件功耗。

寫操作:當(dāng)VPP為高電壓時(shí)，通過指令寄存器實(shí)現(xiàn)器件的擦除和編程。當(dāng)CE=0且WE=0時(shí)，通過寫周期對(duì)指令寄存器進(jìn)行寫入5.閃速存儲(chǔ)器與CPU的連接CPU與閃速存儲(chǔ)器進(jìn)行連接的邏輯框圖3.4

高速存儲(chǔ)器3.4.1雙端口存儲(chǔ)器1.雙端口存儲(chǔ)器的邏輯結(jié)構(gòu)

雙端口存儲(chǔ)器是指同一個(gè)存儲(chǔ)器具有兩組相互獨(dú)立的讀寫控制線路,是一種高速工作的存儲(chǔ)器。2K×16位雙端口存儲(chǔ)器IDT7133的邏輯功能方框圖2.無(wú)沖突讀寫控制

P99表3.8無(wú)沖突讀寫控制3.有沖突的讀寫控制

1.CE判斷:如果地址匹配且在CE之前有效，片上的控制邏輯在CEL和CER之間進(jìn)行判斷來(lái)選擇端口。

2.地址有效判斷:如果CE在地址匹配之前變低，片上的控制邏輯在左、右地址間進(jìn)行判斷來(lái)選擇端口。表3.9左、右端口讀寫操作的功能判斷3.4.2多模塊交叉存儲(chǔ)器1.存儲(chǔ)器的模塊化組織個(gè)由若干個(gè)模塊組成的主存儲(chǔ)器是線性編址,這些地址在各模塊有兩種安排方式：一種是順序方式，一種是交叉方式。如圖演示2.多模塊交叉存儲(chǔ)器的基本結(jié)構(gòu)四模塊交叉存儲(chǔ)器結(jié)構(gòu)框圖我們認(rèn)為模塊字長(zhǎng)等于數(shù)據(jù)總線寬度，模塊存取一個(gè)字的存儲(chǔ)周期為T，總線傳送周期為τ，存儲(chǔ)器的交叉模塊數(shù)為m，為了實(shí)現(xiàn)流水線方式存取，應(yīng)當(dāng)滿足

T=mτ

（m=T/τ稱為交叉存取度）交叉存儲(chǔ)器要求其模塊數(shù)必須大于或等于m，以保證啟動(dòng)某模塊后經(jīng)mτ時(shí)間再次啟動(dòng)該模塊時(shí)，它的上次存取操作已經(jīng)完成。這樣，連續(xù)讀取m個(gè)字所需的時(shí)間為t1=T+(m-1)τ

m=4的流水線方式存取示意圖如下而順序方式存儲(chǔ)器連續(xù)讀取m個(gè)字所需時(shí)間為t2=mT.【例4】設(shè)存儲(chǔ)器容量為32字，字長(zhǎng)64位，模塊數(shù)m=4，分別用順序方式和交叉方式進(jìn)行組織。存儲(chǔ)周期T=200ns，數(shù)據(jù)總線寬度為64位，總線傳送周期τ=50ns。問順序存儲(chǔ)器和交叉存儲(chǔ)器的帶寬各是多少?順序存儲(chǔ)器和交叉存儲(chǔ)器連續(xù)讀出4個(gè)字所需的時(shí)間分別是：

t2=mT=4×200ns=800ns=8×10-7s;t1=T+(m-1)=200ns+3×50ns=350ns=3.5×10-7s順序存儲(chǔ)器和交叉存儲(chǔ)器連續(xù)讀出m=4個(gè)字的信息總量都是：q=64位×4=256位順序存儲(chǔ)器和交叉存儲(chǔ)器的帶寬分別是：

W2=q/t2=256÷(8×10-7)=32×107［位/s］;

W1=q/t1=256÷(3.5×10-7)=73×107［位/s］3.二模塊交叉存儲(chǔ)器舉例DRAM芯片二模塊交叉存儲(chǔ)器方框圖無(wú)等待狀態(tài)成塊存取示意圖3.4.3相聯(lián)存儲(chǔ)器1.相聯(lián)存儲(chǔ)器的基本原理相聯(lián)存儲(chǔ)器是指其中任一存儲(chǔ)項(xiàng)內(nèi)容作為地址來(lái)存取的存儲(chǔ)器。選用來(lái)尋址存儲(chǔ)器的子段叫做關(guān)鍵字。存放在相聯(lián)存儲(chǔ)器中的項(xiàng)可以看成具有KEY，DATA這樣的格式。其中KEY是地址，DATA是被讀寫信息。2.相聯(lián)存儲(chǔ)器的組成相聯(lián)存儲(chǔ)器框圖在計(jì)算機(jī)系統(tǒng)中，相聯(lián)存儲(chǔ)器主要用于虛擬存儲(chǔ)器中存放分段表、頁(yè)表和快表；在高速緩沖存儲(chǔ)器中，相聯(lián)存儲(chǔ)器作為存放cache的行地址之用。這是因?yàn)椋谶@兩種應(yīng)用中，都需要快速查找。3.5

cache存儲(chǔ)器3.5.1cache基本原理1.cache的功能2.cache的基本原理3.cache的命中率Nc表示cache完成存取的總次數(shù)，Nm表示主存完成存取的總次數(shù)，h定義為命中率，則有

若tc表示命中時(shí)的cache訪問時(shí)間，tm表示未命中時(shí)的主存訪問時(shí)間，1-h表示未命中率，則cache/主存系統(tǒng)的平均訪問時(shí)間ta為：

ta=htc+(1-h)tm

（3.5）設(shè)r表示主存慢于cache的倍率,e表示訪問效率，則有:

r=tm/tc

（3.6）

為提高訪問效率，命中率h越接近1越好，r值以5—10為宜，不宜太大。命中率h與程序的行為、cache的容量、組織方式、塊的大小有關(guān)。【例5】CPU執(zhí)行一段程序時(shí)，cache完成存取的次數(shù)為1900次，主存完成存取的次數(shù)為100次，已知cache存取周期為50ns，主存存取周期為250ns，求cache/主存系統(tǒng)的效率和平均訪問時(shí)間。h=Nc/(Nc+Nm)=1900/(1900+100)=0.95r=tm/tc=250ns/50ns=5e=1/(r+(1-r)h)=1/(5+(1-5)×0.95)=83.3%ta=tc/e=50ns/0.833=60ns3.5.2.主存與cache的地址映射映射方式有全相聯(lián)方式、直接方式和組相聯(lián)方式三種1.全相聯(lián)映射方式

這種方法可使主存的一個(gè)塊直接拷貝到cache中的任意一行上，非常靈活。它的主要缺點(diǎn)是比較器電路難于設(shè)計(jì)和實(shí)現(xiàn),因此只適合于小容量cache采用。2.直接映射方式直接映射方式的優(yōu)點(diǎn)是硬件簡(jiǎn)單，成本低。缺點(diǎn)是每個(gè)主存塊只有一個(gè)固定的行位置可存放,容易產(chǎn)生沖突。因此適合大容量cache采用。3.組相聯(lián)映射方式組相聯(lián)映射方式中的每組行數(shù)v一般取值較小，這種規(guī)模的v路比較器容易設(shè)計(jì)和實(shí)現(xiàn)。而塊在組中的排放又有一定的靈活性,沖突減少。3.5.3.替換策略對(duì)直接映射的cache來(lái)說，只要把此特定位置上的原主存塊換cache即可。對(duì)全相聯(lián)和組相聯(lián)cache來(lái)說，就要從允許存放新主存塊的若干特定行中選取一行換出★最不經(jīng)常使用(LFU)算法LFU算法將一段時(shí)間內(nèi)被訪問次數(shù)最少的那行數(shù)據(jù)換出。每行設(shè)置一個(gè)計(jì)數(shù)器。從0開始計(jì)數(shù)，每訪問一次，被訪行的計(jì)數(shù)器增1。當(dāng)需要替換時(shí)，將計(jì)數(shù)值最小的行換出，同時(shí)將這些行的計(jì)數(shù)器都清零。

這種算法將計(jì)數(shù)周期限定在對(duì)這些特定行兩次替換之間的間隔時(shí)間內(nèi)，不能嚴(yán)格反映近期訪問情況?！锝谧钌偈褂?LRU)算法

LRU算法將近期內(nèi)長(zhǎng)久未被訪問過的行換出。每行也設(shè)置一個(gè)計(jì)數(shù)器，cache每命中一次，命中行計(jì)數(shù)器清零，其它各行計(jì)數(shù)器增1。當(dāng)需要替換時(shí)，將計(jì)數(shù)值最大的行換出。這種算法保護(hù)了剛拷貝到cache中的新數(shù)據(jù)行，有較高的命中率?！镫S機(jī)替換

隨機(jī)替換策略從特定的行位置中隨機(jī)地選取一行換出。在硬件上容易實(shí)現(xiàn)，且速度也比前兩種策略快。缺點(diǎn)是降低了命中率和cache工作效率。3.5.4cache的寫操作策略CPU對(duì)cache的寫入更改了cache的內(nèi)容?？蛇x用寫操作策略使cache內(nèi)容和主存內(nèi)容保持一致。★寫回法當(dāng)CPU寫cache命中時(shí)，只修改cache的內(nèi)容，而不立即寫入主存；只有當(dāng)此行被換出時(shí)才寫回主存。當(dāng)CPU寫cache未命中時(shí)

這種方法減少了訪問主存的次數(shù),但是存在不一致性的隱患。

實(shí)現(xiàn)這種方法時(shí)，每個(gè)cache行必須配置一個(gè)修改位，以反映此行是否被CPU修改過?！锶珜懛?/p>

當(dāng)寫cache命中時(shí)，cache與主存同時(shí)發(fā)生寫修改，因而較好地維護(hù)了cache與主存的內(nèi)容的一致性。當(dāng)寫cache未命中時(shí)，直接向主存進(jìn)行寫入(2方法)。cache中每行無(wú)需設(shè)置一個(gè)修改位以及相應(yīng)的判斷邏輯。缺點(diǎn)是降低了cache的功效?！飳懸淮畏?/p>

基于寫回法并結(jié)合全寫法的寫策略,寫命中與寫未命中的處理方法與寫回法基本相同，只是第一次寫命中時(shí)要同時(shí)寫入主存。這便于維護(hù)系統(tǒng)全部cache的一致性。3.5.5奔騰PC機(jī)的cache奔騰PC機(jī)采用兩級(jí)cache結(jié)構(gòu)。安裝在主板上的2級(jí)cache(L2)采用2路組相聯(lián)映射方式，集成在CPU內(nèi)的1級(jí)cache(L1)也采用2路組相聯(lián)映射方式.奔騰PC機(jī)的cache工作環(huán)境數(shù)據(jù)cache采用2路組相聯(lián)結(jié)P113圖3。40L2級(jí)cache采用的是寫回法，L1級(jí)數(shù)據(jù)cache采用的是寫一次法。為了維護(hù)cache的一致性，L1和L2均采用MESI協(xié)議,即要求每個(gè)cache行有兩個(gè)狀態(tài)位，用以描述該行當(dāng)前是處于修改態(tài)、專有態(tài)、共享態(tài)或者無(wú)效態(tài)中的哪種狀態(tài)，從而決定對(duì)它的讀/寫操作行為。3.6.1虛擬存儲(chǔ)器的基本概念1.什么是虛擬存儲(chǔ)器虛擬存儲(chǔ)器只是一個(gè)容量非常大的存儲(chǔ)器的邏輯模型，不是任何實(shí)際的物理存儲(chǔ)器。它借助于磁盤等輔助存儲(chǔ)器來(lái)擴(kuò)大主存容量，使之為更大或更多的程序所使用。它指的是主存-外存層次。以透明的方式給用戶提供了一個(gè)比實(shí)際主存空間大得多的程序地址空間。物理地址和虛擬地址主存-外存層次和cache-主存層次用的地址變換映射方法和替換策略是相同的：①把程序中最近常用的部分駐留在高速的存儲(chǔ)器中。②一旦這部分變得不常用了，把它們送回到低速的存儲(chǔ)器中。③這種換入換出是由硬件或操作系統(tǒng)完成的，對(duì)用戶是透明的。④力圖使存儲(chǔ)系統(tǒng)的性能接近高速存儲(chǔ)器，價(jià)格接近低速存儲(chǔ)器。區(qū)別：在虛擬存儲(chǔ)器中未命中的性能損失要遠(yuǎn)大于cache系統(tǒng)中未命中的損失2.主存-外存層次的基本信息傳送單位主存-外存層次的基本信息傳送單位可采用幾種不同的方案：段、頁(yè)或段頁(yè)。段是按照程序的邏輯結(jié)構(gòu)劃分成的多個(gè)相對(duì)獨(dú)立部分，作為獨(dú)立的邏輯單位。段優(yōu)點(diǎn)是段的邏輯獨(dú)立性使它易于編譯、管理、修改和保護(hù),也便于多道程序共享；某些類型的段具有動(dòng)態(tài)可變長(zhǎng)度,允許自由調(diào)度以便有效利用主存空間。缺點(diǎn)是因?yàn)槎蔚拈L(zhǎng)度各不相同，起點(diǎn)和終點(diǎn)不定，給主存空間分配帶來(lái)麻煩，而且容易在段間留下許多空余的零碎存儲(chǔ)空間，造成浪費(fèi)。頁(yè)是主存物理空間中劃分出來(lái)的等長(zhǎng)的固定區(qū)域。頁(yè)優(yōu)點(diǎn)是頁(yè)面的起點(diǎn)和終點(diǎn)地址是固定的,方便造頁(yè)表,新頁(yè)調(diào)入主存也很容易掌握，比段式空間浪費(fèi)小。缺點(diǎn)是處理、保護(hù)和共享都不及段式來(lái)得方便。段頁(yè)式管理采用分段和分頁(yè)結(jié)合的方法。段頁(yè)式程序按模塊分段，段內(nèi)再分頁(yè)，進(jìn)入主存以頁(yè)為基本信息傳送單位，用段表和頁(yè)表進(jìn)行兩級(jí)定位管理。3.6.2頁(yè)式虛擬存儲(chǔ)器頁(yè)式管理的地址變換快表與慢表實(shí)現(xiàn)內(nèi)部地址變換的方式3.6.3段式虛擬存儲(chǔ)器虛存地址向?qū)嵈娴刂返淖儞Q過程3.6.4段頁(yè)式虛擬存儲(chǔ)器在段頁(yè)式虛擬存儲(chǔ)系統(tǒng)中，每道程序是通過一個(gè)段表和一組頁(yè)表來(lái)進(jìn)行定位的。段表中的每個(gè)表目對(duì)應(yīng)一個(gè)段，每個(gè)表目有一個(gè)指向該段的頁(yè)表起始地址及該段的控制保護(hù)信息。由頁(yè)表指明該段各頁(yè)在主存中的位置以及是否已裝入、已修改等狀態(tài)信息。如果有多個(gè)用戶在機(jī)器上運(yùn)行多道程序的每一道需要一個(gè)基號(hào),由它指明該道程序的段表起始地址。虛擬地址格式如下：基號(hào)段號(hào)頁(yè)號(hào)頁(yè)內(nèi)地址【例6】假設(shè)有三道程序(用戶標(biāo)志號(hào)為A，B，C)，其基址寄存器內(nèi)容分別為SA，SB，SC，邏輯地址到物理地址變換過程3.6.5替換算法虛擬存儲(chǔ)器中的替換策略一般采用LRU算法、LFU算法FIFO算法，或?qū)煞N算法結(jié)合起來(lái)使用對(duì)于將被替換出去的頁(yè)面，假如該頁(yè)調(diào)入主存后沒有被修改,就不必進(jìn)行處理，否則就把該頁(yè)重新寫入外存，以保證外存中數(shù)據(jù)的正確性。為此,在頁(yè)表的每一行應(yīng)設(shè)置一修改位。【例7】假設(shè)主存只有a,b,c三個(gè)頁(yè)框，組成a進(jìn)c出的FIFO隊(duì)列，進(jìn)程訪問頁(yè)面的序列是0，1，2，4，2，3，0，2，1，3，2號(hào)。若采用①FIFO算法，②FIFO算法+LRU算法，用列表法分別求兩種替換策略情況下的命中率。

頁(yè)面訪問序列0124

230

213

2命中率FIFO算法

a012443021332/11=18.2%

b0122430211

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