模擬集成電路設(shè)計(jì) 課件 第9章 時(shí)鐘信號(hào)產(chǎn)生電路

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第9章時(shí)鐘信號(hào)產(chǎn)生電路

（ClockSignalGenerator）

29.1時(shí)鐘信號(hào)的應(yīng)用場(chǎng)合9.2環(huán)型振蕩電路（RingOscillator）9.3RC環(huán)型振蕩電路9.4窗口比較式CMOS振蕩器9.5振蕩電路的性能參數(shù)9.6鎖相環(huán)（PLL:PhaseLockedLoop）9.7延遲鎖相環(huán)（DLL:Delay-LockedLoop）

第9章時(shí)鐘信號(hào)產(chǎn)生電路3

9.1時(shí)鐘信號(hào)的應(yīng)用場(chǎng)合高速數(shù)字電路的工作時(shí)鐘信號(hào)：~數(shù)GHz，用于CPU，GPU，MCU，DSP，F(xiàn)PGA，···RF電路中的載波信號(hào)~數(shù)GHz，用于混頻器等本地工作時(shí)鐘信號(hào)（用于含控制開(kāi)關(guān)的電路）：數(shù)百KHz~數(shù)十MHz，用于本地工作時(shí)鐘信號(hào)，DC-DC開(kāi)關(guān)變換器，電荷泵電路，ADC/DAC，LCD驅(qū)動(dòng)電路，開(kāi)關(guān)電容電路，···其它4

CMOS時(shí)鐘信號(hào)產(chǎn)生電路的類(lèi)別環(huán)型振蕩電路(~數(shù)百KHz)RC環(huán)型振蕩電路(~數(shù)MHz)PLL(PhaseLockedLoop，~數(shù)GHz)壓控振蕩電路(VCO:VoltageControlledOscillator,~數(shù)GHz,主要用于PLL)LC振蕩電路(~數(shù)GHz，射頻領(lǐng)域應(yīng)用)5

9.2環(huán)型振蕩電路(RingOscillator)

環(huán)型振蕩電路的構(gòu)成和動(dòng)作原理下級(jí)反相器的等效輸入電容，與Rp和Rn一起產(chǎn)生時(shí)延6

負(fù)荷電容CL的充放電產(chǎn)生延遲時(shí)間

9.2環(huán)型振蕩電路(RingOscillator)7

環(huán)型振蕩器的波形振蕩頻率fosc=1/6TD

9.2環(huán)型振蕩電路(RingOscillator)8

由于環(huán)型振蕩器的振蕩頻率是由各個(gè)反相器的累積延遲時(shí)間決定的，振蕩頻率和占空比很容易受PVT的影響。另外，電路完成后無(wú)法從外部調(diào)節(jié)振蕩頻率。為了實(shí)現(xiàn)對(duì)振蕩頻率的靈活調(diào)節(jié)，下面引入RC振蕩器。

上述環(huán)型振蕩器存在的問(wèn)題

9.2環(huán)型振蕩電路(RingOscillator)9

9.3RC振蕩電路OSCE=0：

OSCOUT=0，電路處于鎖定狀態(tài)，不振蕩（休眠狀態(tài)）

OSCE=1：電路振蕩，改變R或C的值，可調(diào)節(jié)振蕩頻率外接電阻使能信號(hào)內(nèi)置電容C：通常用MIM電容或CMOS電容實(shí)現(xiàn)，要求精度高，通常為數(shù)pF級(jí)10

RC振蕩電路的充放電回路隨著充放電的進(jìn)行，d1電位發(fā)生變化，導(dǎo)致INV1翻轉(zhuǎn)以及輸出信號(hào)翻轉(zhuǎn)。11

RC振蕩電路的充放電波形d1d2d3d4d5d6充電過(guò)程放電過(guò)程12

RC振蕩電路存在的問(wèn)題可能實(shí)現(xiàn)的最高頻率限制（~數(shù)百KHz）由于fosc∝1/RC，為了提高fosc，必須減小內(nèi)部電容C或外接電阻R，但如果電容C太小，寄生電容的影響將變的非常顯著，fosc的精度降低，通常取C=數(shù)pF。如果R太小，消耗電流增加。fosc受PVT（電源電壓、溫度以及工藝）的影響充放電電流大小的變化引起fosc發(fā)生變化。占空比不易控制由充放電電流大小不對(duì)稱(chēng)引起的。13

9.4窗口比較式CMOS振蕩器（1）14

9.4窗口比較式CMOS振蕩器（1）1）當(dāng)Vc<VINL時(shí)，Comp2輸出高電平，Comp1輸出低電平，經(jīng)觸發(fā)器和反相器后輸出端輸出低電平，此時(shí)MP0導(dǎo)通，MN0關(guān)斷，VDD→MP0→C0支路導(dǎo)通給C0充電，直到Vc>VINH時(shí)充電停止。2）當(dāng)Vc>VINH時(shí)，Comp1輸出高電平，輸出端變?yōu)楦唠娖剑藭r(shí)MP0截至，MN0導(dǎo)通，則C0→MN0→GND支路導(dǎo)通讓C0放電,從而Vc減小，直至Vc<VINL時(shí)放電停止。3）然后，開(kāi)始下一個(gè)周期的充放電，從而形成周期性的振蕩輸出。

窗口比較式CMOS振蕩器的動(dòng)作原理15

9.4窗口比較式CMOS振蕩器（1）fosc∝I/(C0×△V)，其中，I是充放電電流，C0是電容，△V=VINH-VINL16

9.4窗口比較式CMOS振蕩器（1）使能開(kāi)關(guān)控制開(kāi)關(guān)控制開(kāi)關(guān)使能開(kāi)關(guān)使能開(kāi)關(guān)產(chǎn)生電容充放電電流的電路17

9.4窗口比較式CMOS振蕩器（1）為了提高振蕩頻率fosc的精度，可采用Cascode電流鏡實(shí)現(xiàn)恒流源充放電；可通過(guò)調(diào)節(jié)電容（通常采用CMOS電容）的大小，或調(diào)節(jié)充放電電流的大小，調(diào)節(jié)fosc，fosc可達(dá)到數(shù)MHz；fosc受電源電壓、溫度以及工藝的影響?。徽袷庮l率fosc的精度主要受比較器的精度（增益大小和offset電壓）影響。

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9.4窗口比較式CMOS振蕩器（2）19

9.5振蕩電路的性能參數(shù)振蕩頻率調(diào)節(jié)范圍：是否滿(mǎn)足設(shè)計(jì)要求？振蕩頻率精度：電源電壓和溫度的變化以及工藝誤差所引起的振蕩頻率誤差，要求誤差小于±?%，通常用jitter（抖動(dòng)）表示占空比：理想值=50%消耗電流：VDD和fosc愈大，消耗電流愈大，同時(shí)與具體電路結(jié)構(gòu)有關(guān)PAD寄生電容的影響：尤其是外接電阻的RC振蕩器，導(dǎo)致振蕩頻率偏離設(shè)計(jì)值，同時(shí)消耗電流增大電路正常工作時(shí)所需的最低電源電壓：電源電壓范圍20

9.6鎖相環(huán)(PLL:PhaseLockedLoop)參考文獻(xiàn)：BehzadRazavi，DesignofCMOSphase-lockedloops(2020)DeanBanerjee，PLLPerformance,SimulationandDesign，4thEdition（2006）21鎖相環(huán)的應(yīng)用領(lǐng)域：CPU，GPU，MCU，DSP，F(xiàn)PGA等高速數(shù)字電路的工作時(shí)鐘信號(hào)RF電路中的載波信號(hào)，即本地振蕩信號(hào)（頻率合成器），用于實(shí)現(xiàn)混頻（Mixer）-調(diào)制、解調(diào)光纖接收器：串行數(shù)據(jù)通信（時(shí)鐘恢復(fù)）LVDS發(fā)送器：時(shí)鐘信號(hào)

9.6鎖相環(huán)(PLL:PhaseLockedLoop)22ApplicationofPLL:ClockgeneratorinVLSICurrentVLSIhasatleastonePLLtogenerateinternalclocks.23ApplicationofPLL:Clockreconstruction

Digitalrecordingsystemanddigitalnetworksystemneedclockreconstructionfromdigitaldata.（串行數(shù)據(jù)傳輸只傳輸數(shù)據(jù)，需要在接收端利用PLL恢復(fù)時(shí)鐘信號(hào)）Transferreddata24

ApplicationofPLL:AccuratefrequencysynthesisWirelesssystemneedsaccurateandarbitralfrequencygeneration.

DMD:Dual-ModulusDivider，雙模分頻器

分?jǐn)?shù)分頻器:

合成頻率可為基準(zhǔn)頻率的非整數(shù)倍，即fvco=fref×(N+k/M)，其中k和M都是整數(shù)。M表示分?jǐn)?shù)分頻器能提供的分頻數(shù)量，通常稱(chēng)為“分頻系數(shù)”或“分母”，k是0到M之間的任意數(shù)。非整數(shù)值N+k/M通常寫(xiě)作N.F，這里的圓點(diǎn)代表小數(shù)點(diǎn)，N和F分別代表該數(shù)字的整數(shù)和小數(shù)部分。25W-CDMA手機(jī)的RF電路部分框圖(1.8~2.4GHz)鎖相環(huán)的應(yīng)用領(lǐng)域26

PLL的應(yīng)用頻率乘法器（FrequencyMultiplier）或頻率合成器（FrequencySynthesizer），可得到高于輸入信號(hào)頻率的穩(wěn)定時(shí)鐘信號(hào)。

可編程控制27

PLL的應(yīng)用消除數(shù)字電路中的時(shí)鐘偏斜（skew）28

PLL的構(gòu)成PhaseDetectorPFDCharge-PumpLoopfilterVCODivider(1/N)基準(zhǔn)頻率信號(hào)(fr)反饋信號(hào)(fp)輸出信號(hào)(f0=N×fr)UpDownLPFVcVoltageControlledOscillatorLOCK鎖定檢出信號(hào)（來(lái)自石英振蕩器）29

PLL的分類(lèi)根據(jù)PLL的實(shí)現(xiàn)方法分類(lèi)：1、AnalogPLLPD用模擬乘法器實(shí)現(xiàn)，VCO用諧波振蕩器（HarmonicOscillator）或遲滯振蕩器（RelaxationOscillator）實(shí)現(xiàn)。2、HybridPLLPD用EXOR或其他數(shù)字電路實(shí)現(xiàn)，VCO用遲滯振蕩器實(shí)現(xiàn)，LPF用無(wú)源或有源模擬濾波器實(shí)現(xiàn)。3、DigitalPLL

所有的環(huán)路元件都由數(shù)字電路或者軟件實(shí)現(xiàn)。根據(jù)PD/PFD的分類(lèi)：1、Type1PLL:PD（鑒相器）2、Type2PLL:PFD（鑒頻鑒相器）30

鑒相器PD:PhaseDetectorPhaseDetector基準(zhǔn)頻率信號(hào)(fr)反饋信號(hào)(fp)UpDown31

PhaseDetector電路例32

PFD(PhaseandFrequencyDetector)電路例

UPsignal:positivephasedifferenceDOWNsignal:negativephasedifferenceTypeⅡPLL：采用PFD（鑒頻鑒相器）33

PFD(PhaseandFrequencyDetector)電路例TypeⅡ

PLL：usePFD，鑒頻鑒相器頻率相同頻率不同Up和Down信號(hào)的脈沖寬度之差，不僅與兩個(gè)輸入信號(hào)之間的相位差有關(guān)，還與它們的頻率之差成比例關(guān)系。因此，利用鑒頻鑒相器可以同時(shí)檢測(cè)兩個(gè)輸入信號(hào)的頻率和相位差。34

電荷泵CP:Charge-Pump

電荷泵的作用是，將鑒相器（或鑒頻鑒相器）的輸出脈沖信號(hào)（Up和Down）轉(zhuǎn)換為相應(yīng)的充放電電流或電壓信號(hào)VCP。

輸出電壓VCP的變化量ΔV=(Ic/C)ΔT，其中Ic為充電或放電電流，ΔT為充電或放電時(shí)間，ΔT由Up和Down信號(hào)的脈沖寬度決定。因此，電荷泵的輸出電壓VCP的變化量與Up和Down信號(hào)的脈沖寬度成比例關(guān)系。35

LPF（低通濾波器）1階濾波器2階濾波器3階濾波器低通濾波器的作用：1）濾除掉PD輸出信號(hào)中的高頻成分，只保留低頻成分2）進(jìn)行相位補(bǔ)償（產(chǎn)生零點(diǎn)），使系統(tǒng)穩(wěn)定36ChargePump+LPF37

WaveformsinPLLsystem

LPFoutputisaintegrationofphasedifference.鎖相環(huán)的鎖定過(guò)程38

VCO：VoltageControlledOscillatorVCO：根據(jù)輸入電壓產(chǎn)生一個(gè)穩(wěn)定頻率的輸出信號(hào)。在理想情況下，輸出信號(hào)的頻率與控制電壓成線(xiàn)性關(guān)系。39

InverterRingOscillatorVCOVcont變化→反相器的寄生電容充放電電流變化→振蕩頻率fVCO變化

（由奇數(shù)個(gè)電流饑餓型延遲單元構(gòu)成的環(huán)形振蕩器）40PLL的頻域特性和穩(wěn)定性與運(yùn)算放大器相似，PLL是一個(gè)負(fù)反饋系統(tǒng)。運(yùn)算放大器的輸入輸出都是電壓信號(hào)，而PLL的輸入輸出信號(hào)都是相位信號(hào)或者頻率信號(hào)。PLL可以根據(jù)輸入頻率產(chǎn)生一個(gè)固定的輸出頻率，當(dāng)負(fù)反饋為單位負(fù)反饋時(shí)，輸出信號(hào)的頻率精確等于輸入信號(hào)頻率。需要考察PLL的穩(wěn)定性（小信號(hào)模型）以及頻域相位噪聲（時(shí)域?yàn)閖itter）。41PLL的頻域特性和穩(wěn)定性一階低通濾波器42PLL的頻域特性和穩(wěn)定性閉環(huán)傳遞函數(shù)：固有頻率阻尼因子根據(jù)阻尼因子ζ的大小不同，該鎖相環(huán)的階躍響應(yīng)可分為過(guò)阻尼、臨界阻尼或欠阻尼三種情況，其中臨界阻尼時(shí)ζ=為了避免輸出端出現(xiàn)“振鈴”現(xiàn)象，一般情況下，取ζ=~1，使系統(tǒng)的階躍響應(yīng)為過(guò)阻尼。

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PLL的性能參數(shù)PLL的性能參數(shù)：相位噪聲（Phasenoise）：相位噪聲的能量譜密度L(f)的定義：在偏離中心頻率fm處的1Hz帶寬內(nèi)的能量與中心頻率f0處的載波能量的比值，其單位為dBc/Hz。jitter（抖動(dòng)）是在時(shí)域描述相位噪聲的量。f0:振蕩器的中心頻率（理想PLL的頻譜）

對(duì)于理想的PLL，其頻譜是只在f0處存在一條譜線(xiàn)，而實(shí)際PLL的頻譜在f0的兩邊還有“邊帶（Sideband）”。44

PLL的性能參數(shù)45

PLL的性能參數(shù)

PLL的性能參數(shù)：時(shí)間抖動(dòng)（jitter），是在時(shí)域描述相位噪聲的量。

其中f1和f2為相位噪聲L(f)存在（或所關(guān)心）的頻率范圍。

在數(shù)據(jù)傳輸和采集系統(tǒng)中，PLL輸出時(shí)鐘信號(hào)的時(shí)間抖動(dòng)，有可能導(dǎo)致錯(cuò)誤的采樣數(shù)據(jù)，從而降低數(shù)據(jù)傳輸和采集系統(tǒng)的精度。46

PLL的性能參數(shù)

PLL的性能參數(shù)：時(shí)間抖動(dòng)（jitter），是在時(shí)域描述相位噪聲的量。47

PLL的性能參數(shù)

PLL的性能參數(shù)：鎖定時(shí)間（Locktime），從輸入信號(hào)的頻率發(fā)生跳變開(kāi)始，PLL的輸出信號(hào)穩(wěn)定到相應(yīng)頻率所需要的時(shí)間（或相位誤差減小到允許范圍內(nèi)所需要的時(shí)間）。

鎖定時(shí)間越短，PLL的頻率合成能力越強(qiáng)，這在現(xiàn)代多制式移動(dòng)通信中非常重要。因?yàn)樵谶@種多制式通信系統(tǒng)中，要求PLL的輸出信號(hào)在給定的時(shí)間內(nèi)頻繁地在多個(gè)頻率點(diǎn)之間跳變。另外，頻率跳變的步長(zhǎng)取決于PLL的最大頻率跳變能力，鎖定時(shí)間越短，跳變能力越強(qiáng)。PLL的鎖定時(shí)間可以用2π/ωn來(lái)估算，即鎖相環(huán)的鎖定時(shí)間反比于其固有頻率。由式（9.12）可以看出，增大壓控振蕩器的增益或者增大LPF的帶寬都能提高固有頻率ωn，從而減小鎖定時(shí)間。48

9.7延遲鎖相環(huán)DLL:Delay-LockedLoop49

9.7延遲鎖相環(huán)DLL:Delay-LockedLoop

為了得到一組相同頻率的時(shí)鐘信號(hào)，但每個(gè)信號(hào)的延時(shí)是一個(gè)確定的值，此時(shí)可以用DLL實(shí)現(xiàn)。應(yīng)用場(chǎng)合如數(shù)據(jù)串-并轉(zhuǎn)換時(shí)鐘，TDC電路等。50

DLL的構(gòu)成DLL不需要采用VCO，因?yàn)樗恍枰a(chǎn)生新的頻率信號(hào)，只需要采用壓控延遲線(xiàn)（VCDL：Voltage-ControlledDelayLine）51

DLL的構(gòu)成DLL的結(jié)構(gòu)框圖DLL中的負(fù)反饋使得通過(guò)延遲線(xiàn)的總延遲等于一個(gè)輸入信號(hào)周期。因?yàn)楦餮舆t單元理論上是完全對(duì)稱(chēng)的，所以相當(dāng)于一個(gè)輸入信號(hào)周期被等分為n個(gè)等相位“包”，這里n表示延遲線(xiàn)上延遲單元的數(shù)量。52

鑒相器PD的電路例53

LPF=Charge-Pump+Loopfilter54

VCDL：Voltage-ControlledDelayLine

延遲單元由4級(jí)反相器組成。輸入端和輸出端附近的反相器用于波形整形。中間的兩級(jí)反相器（電流饑餓型延遲單元）的延遲通過(guò)Vcont電壓控制M1，M2，M3，M4中的電流大小進(jìn)行調(diào)節(jié)。55

控制電壓和延遲時(shí)間之間的關(guān)系

控制電壓從0V~1.8V變化，相應(yīng)的延遲時(shí)間變化范圍是220ps~670ps（需要取中間的線(xiàn)性段作為工作區(qū)域）。

VcontDelaytime56

DLL的設(shè)計(jì)實(shí)例fclk=50MHz(Tclk=20ns)，20個(gè)延遲單元，ΔT=20ns

/20=1ns57

DLL的設(shè)計(jì)實(shí)例電荷泵電路電荷泵的匹配特性（充電電流和放電電流的對(duì)稱(chēng)性）58

DLL的設(shè)計(jì)實(shí)例不同工藝角下延時(shí)單元的延時(shí)隨Vc電壓的變化59

DLL的設(shè)計(jì)實(shí)例延時(shí)單元的充電電流隨時(shí)間的變化（從DLL啟動(dòng)到鎖定的過(guò)程）控制電壓隨時(shí)間的變化（從DLL啟動(dòng)到鎖定的過(guò)程）60

DLL的設(shè)計(jì)實(shí)例fclk=50MHz時(shí)延遲鎖相環(huán)鎖定時(shí)的仿真結(jié)果61

DLL的設(shè)計(jì)實(shí)例延遲鎖相環(huán)鎖定時(shí)部分時(shí)鐘信號(hào)的仿真結(jié)果62全數(shù)字DLL設(shè)計(jì)模擬DLL具有較好的時(shí)鐘抖動(dòng)特性，但是具有功耗和電路面積大、鎖定時(shí)間長(zhǎng)（容易發(fā)生失鎖）的缺點(diǎn)，同時(shí)易受電源擾動(dòng)和工藝、電壓和溫度等因素的影響；數(shù)字DLL具有易鎖定、功耗和電路面積小等優(yōu)勢(shì)，但時(shí)鐘抖動(dòng)特性較模擬DLL差。數(shù)字DLL由鑒相器（PhaseDetector，PD）、數(shù)字控制延時(shí)鏈（DigitallyControlledDelayLine，DCDL）和控制器組成。根據(jù)控制器的不同，數(shù)字DLL可分為四種類(lèi)型：基于寄存器控制的DLL（Register-controlledDLL）基于TDC控制的DLL（TDC-basedDLL）基于計(jì)數(shù)器控制的DLL（Counter-controlledDLL）基于逐次逼近（SAR）控制的DLL（SAR-controlledDLL）63全數(shù)字DLL設(shè)計(jì)數(shù)字延遲鎖相環(huán)的電路結(jié)構(gòu)

如果輸入時(shí)鐘CLKin與反饋時(shí)鐘CLKout之間存在相位差，則鑒相器產(chǎn)生相應(yīng)的Up或Down信號(hào)，控制器根據(jù)鑒相器的輸出信號(hào)，調(diào)節(jié)數(shù)控延遲線(xiàn)中的延時(shí)單元數(shù)量，從而調(diào)節(jié)數(shù)控延遲線(xiàn)的總延時(shí)，直到輸入時(shí)鐘與反饋時(shí)鐘的相位差足夠?。ㄨb相器無(wú)法區(qū)別）時(shí)，電路進(jìn)入鎖定狀態(tài)。64全數(shù)字DLL設(shè)計(jì)采用逐次逼近（SAR）控制的DLL結(jié)構(gòu)*ErkanBayram,etc.,1.5–3.3GHz,0.0077mm2,7mWAll-DigitalDelay-LockedLoopwithDead-ZoneFreePhaseDetectorin0.13μmCMOS,IEEETransactionsonCircuitsandSystems–I:Regularpapers,Vol.65,No.1,pp.39-50,JAN.201865全數(shù)字DLL設(shè)計(jì)采用逐次逼近（SAR）控制的DLL工作原理該數(shù)字DLL總體上可分為兩個(gè)部分：慢延遲部分（CoarseDelayUnit，CDU）和快延遲部分（FineDelayUnit，F(xiàn)DU），這兩個(gè)部分分別組成兩個(gè)控制環(huán)路。慢延遲單元由D觸發(fā)器（DFlip-Flop，DFF）、時(shí)鐘分頻器