《電子系統(tǒng)集成設(shè)計(jì)導(dǎo)論》課件第5章

5.1可編程芯片概述5.2一般FPGA的內(nèi)部結(jié)構(gòu)5.3FPGA和CPLD進(jìn)展述評(píng)課程設(shè)計(jì)習(xí)題第5章可編程芯片設(shè)計(jì)開(kāi)發(fā)

5.1可編程芯片概述

可編程芯片的規(guī)模從幾千門(mén)到幾千萬(wàn)門(mén)，已經(jīng)成為SOC系統(tǒng)集成的重要載體。它成為獨(dú)樹(shù)一幟的可編程片上系統(tǒng)(SOPC)，也是本課程的落腳點(diǎn)之一。與專(zhuān)門(mén)投片定制加工的ASIC相比，它們的許多設(shè)計(jì)技術(shù)都是相通的。例如，本書(shū)第4章所介紹的電路設(shè)計(jì)技術(shù)的內(nèi)容完全適用于這里的可編程器件。高級(jí)語(yǔ)言也被普遍地用于可編程芯片的高層設(shè)計(jì)，對(duì)此將在第6、7兩章再作論述。從高級(jí)別頂層到低級(jí)別底層之間的綜合也有現(xiàn)成的EDA工具，例如FPGAExpress工具等。本章以介紹FPGA的設(shè)計(jì)概念為主，具體使用細(xì)節(jié)可參考有關(guān)設(shè)計(jì)FPGA的EDA軟件工具手冊(cè)。5.1.1各種FPGA簡(jiǎn)介

現(xiàn)場(chǎng)可編程門(mén)陣列(FPGA)的品種非常多，它是介于通用器件和真正ASIC之間的一個(gè)寬闊中間帶，給各類(lèi)用戶(hù)提供了極大的方便。

FPGA的特點(diǎn)概括如下。

1．半定制性

供貨商：由Xilinx、Altera一類(lèi)設(shè)計(jì)公司(FablessCompany——只設(shè)計(jì)芯片及開(kāi)發(fā)工具軟件)提供的一種終端產(chǎn)品。

形式：用戶(hù)可編寫(xiě)可構(gòu)造的半成品芯片。

2．可重構(gòu)性

它不僅可一次構(gòu)造，而且是可重復(fù)再構(gòu)造的ASIC芯片。如圖5-1所示，位于PCB板上的FPGA，有下列構(gòu)造方式：圖5-1系統(tǒng)、PCB與芯片

(1)一次性構(gòu)造。反熔絲是真正的一次性構(gòu)造。此外，也可以從ROM或EPROM向FPGA一次性加載構(gòu)造數(shù)據(jù)。位于片內(nèi)/外的EPROM則可用于多次構(gòu)造。

(2)在線可重構(gòu)。通過(guò)與微機(jī)連接的下載電纜，根據(jù)設(shè)計(jì)改變的需要可反復(fù)多次向FPGA加載硬件構(gòu)造數(shù)據(jù)。

(3)離線可重配置。在某一次構(gòu)造完成之后，仍然可以根據(jù)任務(wù)和數(shù)據(jù)的不同，實(shí)現(xiàn)離線動(dòng)態(tài)模塊化可配置。

可以將芯片設(shè)計(jì)成不同可縮放的基本模塊，包括數(shù)據(jù)通路和控制器，根據(jù)數(shù)據(jù)流的不同實(shí)現(xiàn)動(dòng)態(tài)配置。

3．規(guī)模和速度

規(guī)模：從1985年到2005年，可編程器件的規(guī)模從500門(mén)/單片發(fā)展為大于1000萬(wàn)門(mén)/單片。

速度：?jiǎn)渭?jí)門(mén)延遲為30ns～0.1ns；系統(tǒng)時(shí)鐘為10～1000MHz。

按內(nèi)部邏輯單元的規(guī)模，通常將FPGA區(qū)分為粗粒度和細(xì)粒度兩種。細(xì)粒度的邏輯單元可能僅由幾個(gè)管子組成，資源利用率高，但互連難度大。隨著工藝的進(jìn)步和EDA工具的完善，一些新型的FPGA采用了細(xì)粒度結(jié)構(gòu)。但是，目前大多數(shù)的FPGA仍然采用的是粗粒度結(jié)構(gòu)。粗粒度邏輯單元的規(guī)模大，其主要優(yōu)點(diǎn)是功能強(qiáng)，互連簡(jiǎn)單，速度快，性能好。

4．其他特點(diǎn)

(1)除反熔絲類(lèi)

的FPGA外，其他的都可反復(fù)使用。FPGA設(shè)計(jì)是一種硬件線路的實(shí)現(xiàn)方案，但是它借用了軟方案存儲(chǔ)程序的思想，采用RAM或ROM來(lái)存儲(chǔ)硬件的互連關(guān)系。

(2)支持自上而下的設(shè)計(jì)。由于系統(tǒng)集成規(guī)模達(dá)到數(shù)百萬(wàn)門(mén)，已經(jīng)可以做成真正的可編程片上系統(tǒng)。

(3)芯片只需要一次性投入即可多次使用，所以總的研制費(fèi)用較低。

(4)容易學(xué)習(xí)和掌握，設(shè)計(jì)周期短(例如，海灣戰(zhàn)爭(zhēng)中美國(guó)急需研制新的導(dǎo)彈制導(dǎo)系統(tǒng)時(shí)，就采用了這一快速研制形式)。

(5)芯片出廠前的全測(cè)試保證了芯片質(zhì)量。有些FPGA芯片按IEEE1149.1的標(biāo)準(zhǔn)要求，引入邊界掃描技術(shù)(BST)進(jìn)行設(shè)計(jì)，方便了大規(guī)模芯片和板級(jí)系統(tǒng)的測(cè)試。

5．開(kāi)發(fā)平臺(tái)

開(kāi)發(fā)需要的硬、軟件平臺(tái)比較簡(jiǎn)單，主要包括：計(jì)算機(jī)+EDA軟件+編程(下載)器。例如：

微機(jī)+(Innoveda+FPGAExpress+布局布線開(kāi)發(fā)系統(tǒng))+EPROM編程器、在系統(tǒng)可編程+PCB設(shè)計(jì)加工修改條件+系統(tǒng)聯(lián)調(diào)環(huán)境。

設(shè)計(jì)時(shí)可以采用硬件高級(jí)語(yǔ)言設(shè)計(jì)，包括VHDL、VerilogHDL和SystemC、SystemVerilog語(yǔ)言，甚至可以采用先進(jìn)的行為級(jí)綜合工具綜合，因此效率非常之高。

6．PLD與FPGA

將邏輯方程式寫(xiě)成乘積和(與或)形式是實(shí)現(xiàn)PLD電路的理論基礎(chǔ)。EPLD陣列中的與平面及或平面都可以編程。

PLD發(fā)展的過(guò)程是從PROM到EPROM，再到EPLD(PAL，GAL)。

早期以PLD——可編程邏輯器件為主，如圖5-2所示。后來(lái)出現(xiàn)了FPGA——現(xiàn)場(chǎng)可編程門(mén)陣列。PLD繼續(xù)發(fā)展，到了大規(guī)模階段，被稱(chēng)之為CPLD——復(fù)雜可編程邏輯器件。這時(shí)FPGA/CPLD二者的差別已經(jīng)模糊，所以經(jīng)常被統(tǒng)一稱(chēng)之為FPGA，或者可編程ASIC。圖5-2與平面或平面編程的PLD

7．封裝

對(duì)于FPGA芯片來(lái)說(shuō)，芯片內(nèi)核設(shè)計(jì)和封裝設(shè)計(jì)是獨(dú)立的。它的Pin(引腳)和Pad(壓焊塊)并不是一一對(duì)應(yīng)的。它們的數(shù)目可以不相等，其結(jié)構(gòu)如圖5-3所示。

Pad的個(gè)數(shù)有74(3020)、98、118、…、166…

Pin的個(gè)數(shù)有：44、68、84、…、175…

如果Pad數(shù)<Pin數(shù)，則有些Pin是空腳(N.C)；如果Pad數(shù)>Pin數(shù)，則有些Pad為未用(Unused，未被利用)。圖5-3Pin數(shù)和Pad數(shù)的關(guān)系

FPGA的常用封裝形式如下：

(1)?PLCC(PlasticJ-LeadedChipCarrier，塑封芯片載體，簡(jiǎn)寫(xiě)為PC)。

(2)?PQFP(PlasticQuadFlatPackage，塑封四方扁平封裝)。

(3)?PGA(CeramicPinGridArray，引腳柵網(wǎng)陣列，簡(jiǎn)寫(xiě)為PG)，如Intel公司的80486芯片就有這種封裝形式。

(4)?BGA(BallGridArray，球型柵網(wǎng)陣列)，如Intel公司的奔騰Ⅳ芯片。5.1.2片內(nèi)硬連接編程技術(shù)

通常FPGA的分類(lèi)方法有兩種：按可編程資源或者按編程技術(shù)。資源主要指可編程內(nèi)部單元和可編程連接線。內(nèi)部邏輯單元、單元間的互連線是除I/O單元之外兩種最重要的可編程資源。各種FPGA內(nèi)的互連線大多采用3～7層金屬布線，采用不同的編程技術(shù)。各種FPGA的內(nèi)部邏輯單元設(shè)計(jì)技術(shù)懸殊較大。所謂可編程是指單元內(nèi)及單元間的開(kāi)關(guān)連接關(guān)系可編程。市場(chǎng)上的FPGA成品芯片，其內(nèi)部的邏輯單元陣列及內(nèi)外連接線段、開(kāi)關(guān)、I/O接口這些基礎(chǔ)設(shè)施已經(jīng)由制造廠加工完成。用戶(hù)只要通過(guò)編程，就可完成芯片電路和功能的最終確定，從而使芯片成為一個(gè)真正可用的功能器件。

FPGA中的編程，實(shí)際上是編制開(kāi)關(guān)、編制連接關(guān)系，是對(duì)芯片中單元內(nèi)部的各個(gè)門(mén)之間以及不同單元之間的互連關(guān)系加以編寫(xiě)和確定。目前FPGA中普遍采用的編程技術(shù)有三種。

1．反熔絲(Antifuse)技術(shù)

經(jīng)過(guò)5mA的編程電流，使得多晶和擴(kuò)散層之間的絕緣層(開(kāi)路)在高功率下熔化形成電阻很小的硅連接通路(短路)。Actel公司采用的是這項(xiàng)技術(shù)(相當(dāng)于采用烙鐵的焊接技術(shù))。

2．RAM/EPROM加開(kāi)關(guān)技術(shù)

單元電路內(nèi)部及單元之間的連接通/斷狀態(tài)需要記憶，靜態(tài)RAM(SRAM)利用能量正反饋實(shí)現(xiàn)了數(shù)據(jù)存儲(chǔ)。如圖5-4所示，它記住的是0/1。這些0/1數(shù)字代碼，通過(guò)通路晶體管形成的MOS開(kāi)關(guān)，轉(zhuǎn)換成連線的通和斷，它是完成可編程設(shè)計(jì)的基礎(chǔ)。Xilinx公司采用的是這項(xiàng)技術(shù)。

EPROM可以與RAM配合，或單獨(dú)采用。EPROM采用浮柵MOS工藝，上電編程時(shí)對(duì)浮柵充電，0/1數(shù)據(jù)得以永久存儲(chǔ)。采用紫外線對(duì)浮柵放電可以將0/1擦除；E2PROM則用電擦除技術(shù)取代紫外線擦除。Altera公司采用的是這項(xiàng)技術(shù)。圖5-4用靜態(tài)RAM實(shí)現(xiàn)互連可編程

3.在系統(tǒng)可編程技術(shù)

在系統(tǒng)可編程(ISP，In-SystemProgramming)，又稱(chēng)在線可編程。ISP是一種對(duì)器件、電路板或整個(gè)電子系統(tǒng)的邏輯功能可以隨時(shí)修改重構(gòu)的能力。這里的隨時(shí)指的是在設(shè)計(jì)、制造甚至維修的過(guò)程中的任一時(shí)刻。ISP技術(shù)目前非常流行，許多公司的芯片開(kāi)發(fā)都支持這項(xiàng)技術(shù)。

凡是采用SRAM和E2PROM編程元件的FPGA原則上都可以實(shí)現(xiàn)在系統(tǒng)可編程。這時(shí)不需要專(zhuān)門(mén)的編程器，只需要計(jì)算機(jī)接口和另外的編程電纜，就可以直接在實(shí)驗(yàn)系統(tǒng)或印制板上進(jìn)行編程。編程內(nèi)容由設(shè)計(jì)師采用EDA工具設(shè)計(jì)完成后存入計(jì)算機(jī)中。

更進(jìn)一步，對(duì)于基于SRAM的FPGA還可以進(jìn)行動(dòng)態(tài)重構(gòu)，即當(dāng)系統(tǒng)已經(jīng)正常運(yùn)行時(shí)可以在一秒之內(nèi)進(jìn)行數(shù)百次的器件功能改變。5.1.3I/O單元

FPGA不僅內(nèi)部單元可編程，通常它的I/O單元也是可編程的。I/O單元有以下幾種：

(1)?DC輸出——以直流或低頻(<1MHz)驅(qū)動(dòng)一個(gè)阻性負(fù)載。需要足夠的電壓、電流、功率或能量，例如驅(qū)動(dòng)LED。

(2)?AC輸出——以高速(>1MHz)邏輯信號(hào)驅(qū)動(dòng)容性負(fù)載。

(3)?DC輸入——輸入的開(kāi)關(guān)或傳感器信號(hào)。

(4)?AC輸入——輸入的高速邏輯信號(hào)。

(5)時(shí)鐘輸入——正確快速傳送系統(tǒng)時(shí)鐘信號(hào)。

(6)電源輸入——提供正確的電源供電電壓。在提供電源時(shí)要竭力避免引入電壓降和噪聲。防高壓靜電的電路和措施也主要在I/O單元設(shè)計(jì)時(shí)解決。5.1.4FPGA的系列舉例

下面，以Xilinx為例，介紹它的產(chǎn)品所形成的系列。其他公司的產(chǎn)品情況也是類(lèi)似。

1000——串行可編程只讀存儲(chǔ)器(S-PROM)，用來(lái)存放電路的連接關(guān)系數(shù)據(jù)；

2000——該公司的第一代產(chǎn)品；

3000——性能價(jià)格比較好的產(chǎn)品(3100，3300)；

4000——更通用，已經(jīng)被廣泛認(rèn)可，仍然在用；

5000——性能價(jià)格比更好的產(chǎn)品(大于5000門(mén)的5200)；

6000——高檔產(chǎn)品，規(guī)模大于10萬(wàn)門(mén)(6264)；

7000——可擦除可編程邏輯器件(EPLD)類(lèi)產(chǎn)品；

8000——一次性編程(OTP，OneTimeProgram)的硬連線(Hardwire)門(mén)海類(lèi)產(chǎn)品；

9000——復(fù)雜可編程邏輯器件(CPLD)類(lèi)產(chǎn)品，其速度指標(biāo)為引腳到引腳(PintoPin)的延遲≤5ns

5.2一般FPGA的內(nèi)部結(jié)構(gòu)

5.2.1內(nèi)部結(jié)構(gòu)示例

以Xilinx為例，F(xiàn)PGA的內(nèi)部結(jié)構(gòu)示例如圖5-5。其中有兩類(lèi)構(gòu)造塊：CLB和IOB。圖5-5FPGA的內(nèi)部結(jié)構(gòu)

1．輸入輸出塊

輸入輸出塊(IOB，InputOutputBlock)的功能比較單一，它是FPGA與外界聯(lián)系的通道。由用戶(hù)進(jìn)一步再設(shè)計(jì)的空間不大，只要求設(shè)計(jì)師在應(yīng)用中對(duì)類(lèi)別進(jìn)行配置。這些需要加以定義的輸入輸出內(nèi)容有：

(1)輸入塊——直接輸入或者經(jīng)寄存器輸入。

(2)輸出塊——直接輸出或者經(jīng)由寄存器輸出，具有同相、反相或三態(tài)緩沖等幾種輸出方式。

2．可配置邏輯塊

可配置邏輯塊(CLB，ConfigurableLogicBlock)是構(gòu)成FPGA可編程功能的基本可編程單元。通過(guò)編程，它可以被賦予不同的邏輯功能。

CLB的內(nèi)部構(gòu)造如圖5-6所示，它包括以下模塊：

(1)由函數(shù)查表方式實(shí)現(xiàn)的不同組合邏輯。

(2)由DX、DY兩個(gè)觸發(fā)器構(gòu)成的記憶單元。

(3)多路開(kāi)關(guān)構(gòu)成的可編程開(kāi)關(guān)。

通過(guò)編程，CLB被用于構(gòu)造組合、時(shí)序邏輯電路模塊。

注：3000系列無(wú)異步置位端；4000系列以后同時(shí)有異步置位、復(fù)位端，片內(nèi)添加了RAM資源。圖5-6CLB的內(nèi)部構(gòu)造5.2.2FPGA內(nèi)部單元編程機(jī)制

從內(nèi)部邏輯單元面向編程的結(jié)構(gòu)角度出發(fā)，F(xiàn)PGA內(nèi)部的基本邏輯單元也可以分為三類(lèi)。

(1)基于多路開(kāi)關(guān)的結(jié)構(gòu)與功能——不同的開(kāi)關(guān)連接形成不同的邏輯功能。

因?yàn)槎嗦烽_(kāi)關(guān)很容易用傳輸門(mén)實(shí)現(xiàn)，目前在可編程器件中，常常采用基于多路開(kāi)關(guān)的組合邏輯電路設(shè)計(jì)和綜合技術(shù)。圖5-7給出可編程單元內(nèi)部二選一多路開(kāi)關(guān)的符號(hào)圖和原理圖。原理圖中的器件包括兩個(gè)傳輸門(mén)和一個(gè)反相器。圖5-7給出最簡(jiǎn)單的一階情況。此時(shí)A的1值用來(lái)選擇F1；A的0值用來(lái)選擇F2，即F=AF1+A!F2。這里，若令F2=0，則成為與門(mén)F=A·F1。其10種輸入的真值表如表5-1所示，很容易驗(yàn)證它們都是正確的。顯然，多路開(kāi)關(guān)的邏輯功能是豐富多彩的。圖5-7二選一多路開(kāi)關(guān)對(duì)于二階情況，輸入端有A、B、F3、F4、F5、F6，輸出端為F。顯然，此時(shí)需要采用三個(gè)二選一多路開(kāi)關(guān)。其他高階情況依此類(lèi)推。

圖5-8給出的是二階情況。此時(shí)當(dāng)F3=F6=1、F4=F5=0時(shí)，F(xiàn)=A⊕B。圖5-8四選一多路開(kāi)關(guān)從表5-1已經(jīng)可以看出，用二選一多路開(kāi)關(guān)可以實(shí)現(xiàn)“0”、“1”、“與”(a·b)、“或”(a+b)、“非”(a!)等全部基本邏輯功能。因此，這一邏輯函數(shù)是完備的。顯然，反復(fù)使用多路開(kāi)關(guān)這一邏輯函數(shù)，進(jìn)行同類(lèi)組合的邏輯運(yùn)算，就可以實(shí)現(xiàn)所有布爾邏輯功能。

山農(nóng)(Shannon)展開(kāi)定理與此觀點(diǎn)相等效，也說(shuō)明由多路開(kāi)關(guān)可以組成任意邏輯網(wǎng)絡(luò)。山農(nóng)展開(kāi)定理指出：

任何一個(gè)多變量組合邏輯F(A,B,C,D,...)可以展開(kāi)成以某一自變量(例如A)的A/A!為分水嶺的兩類(lèi)組合陣營(yíng)。只要繼續(xù)不斷地展開(kāi)，即可形成多階次的、與多路開(kāi)關(guān)對(duì)應(yīng)的邏輯結(jié)構(gòu)形式：

F(A,B,C,D,...)=AF1+A!F2=A(BF3+B!F4)+A!(BF5+B!F6)=…

(2)基于查找表的結(jié)構(gòu)——單元的邏輯功能通過(guò)查找表來(lái)實(shí)現(xiàn)。

查找表是另外一種實(shí)現(xiàn)路線，它也可以用多路開(kāi)關(guān)來(lái)實(shí)現(xiàn)。

(3)可編程陣列結(jié)構(gòu)——類(lèi)似于真正的門(mén)陣列結(jié)構(gòu)。對(duì)這種單元內(nèi)部的陣列邏輯進(jìn)行編程可以實(shí)現(xiàn)不同的單元功能。

總的來(lái)說(shuō)，不同公司選用不同的單元粒度和可編程結(jié)構(gòu)形式，可能同時(shí)混合采用幾種結(jié)構(gòu)形式。Altera公司的芯片內(nèi)部實(shí)質(zhì)是EPLD陣列，Xilinx公司的芯片內(nèi)部是LCA陣列，其他公司還有別的結(jié)構(gòu)陣列形式。以下所述內(nèi)部邏輯單元將以Xilinx的芯片為重點(diǎn)進(jìn)行討論。5.2.3FPGA單元間互連線編程機(jī)制

內(nèi)連線是實(shí)現(xiàn)FPGA可編程功能的基本可編程開(kāi)關(guān)條件。當(dāng)CLB的基本電路功能確定之后，通過(guò)內(nèi)連線編程實(shí)現(xiàn)CLB之間的不同開(kāi)關(guān)連接，從而就實(shí)現(xiàn)了不同的電路總體功能。下面，對(duì)FPGA的一般內(nèi)連線分類(lèi)和不同的連接開(kāi)關(guān)結(jié)構(gòu)設(shè)計(jì)加以說(shuō)明。

(1)?Xilinx芯片的內(nèi)連線資源分為以下幾種。

①直接連線(塊與塊之間上下左右)。

②通用內(nèi)連線(線段+開(kāi)關(guān)矩陣)。

③長(zhǎng)線——縱橫貫串芯片。

另外，還有連接全局的時(shí)鐘緩沖器GCLK、ACLK等。

(2)在兩個(gè)直線之間完成互連，需要采用可編程互連點(diǎn)(PIP，ProgrammableInterconnectionPoint)，如圖5-9所示。

(3)在4個(gè)待連接點(diǎn)之間，需要采用開(kāi)關(guān)矩陣(SwitchMatrix)來(lái)實(shí)現(xiàn)互連，如圖5-10所示。圖5-9連接直線用的PIP

圖5-104個(gè)待連點(diǎn)間的開(kāi)關(guān)矩陣待連接的4點(diǎn)A、B、C、D，通過(guò)由6個(gè)通路晶體管組成的開(kāi)關(guān)矩陣實(shí)現(xiàn)互連互通。

(4)在較長(zhǎng)的互連線路徑中，需要將邏輯電平及其強(qiáng)度加以存儲(chǔ)，這就要用到雙向互連緩沖器(BIDI，BIDIrectionalinterconnectbuffers)，具體細(xì)節(jié)可參看參考文獻(xiàn)——Smith著《Application-SpecificIntegratedCircuit》。因?yàn)樵?個(gè)被連接端的情況下，總共有6種互連互通的可能，所以需要6個(gè)通路晶體管。

5.3FPGA和CPLD進(jìn)展述評(píng)

5.3.1AlteraCPLD進(jìn)展

Altera公司是EPLD(ErasableProgrammableLogicDevice，可擦除可編程邏輯器件)和CPLD(ComplexPLD)的旗艦。它的基本單元是CMOSPLD結(jié)構(gòu)模式，它從早期的EPLD做起，不斷吸收FPGA的優(yōu)點(diǎn)，規(guī)模很大，速度很快。目前，繼續(xù)論證EPLD和FPGA之間的區(qū)別已經(jīng)變得不太重要。

Altera公司從1999年起，已經(jīng)占領(lǐng)了許多原為ASIC的市場(chǎng)，特別是通信領(lǐng)域這一主流領(lǐng)域。

1．芯片系列及開(kāi)發(fā)工具

Altera的PLD產(chǎn)品包括MAX、FLEX、ACEX和APEX4大系列，門(mén)數(shù)依次增加。比較新的APEX20KE系列包括10種器件，規(guī)模最大達(dá)到260萬(wàn)門(mén)，PintoPin的延遲小于3.6ns。支持時(shí)鐘頻率達(dá)到622MHz，采用0.18μm、7層金屬工藝，工作電壓為1.8V。內(nèi)部有嵌入的CAM(ContentAddressableMemory，內(nèi)容定址存儲(chǔ)器)；4個(gè)鎖相環(huán)(PLL)；64位64MHzPCI和PCI-X，特別適合各種復(fù)雜電路設(shè)計(jì)。

1)?MAX系列

MAX系列(多陣列)有3000、5000、7000和9000等，其中5000采用EPROM工藝，其余均采用E2PROM工藝，門(mén)數(shù)為600～1.6萬(wàn)。與此屬于同類(lèi)的還有Classic等。

2)?FLEX系列

FLEX系列(可變邏輯單元陣列)有6000、8000、10K等，均采用SRAM工藝，門(mén)數(shù)為1.6萬(wàn)～25萬(wàn)。

3)?ACEX系列

ACEX系列(先進(jìn)復(fù)雜單元陣列)有1000等，采用SRAM工藝，門(mén)數(shù)為5萬(wàn)～25萬(wàn)。

4)?APEX系列

APEX系列(先進(jìn)可編程陣列)有20K等，采用SRAM工藝，門(mén)數(shù)為3萬(wàn)～260萬(wàn)。

新品種有MAX-Ⅱ、Cyclone、Stratix等。它所號(hào)稱(chēng)的SOPC是指有了NiosⅡ這樣的嵌入式CPU內(nèi)核，加上采用軟件QuartusⅡ中的SOPCBuilder工具就可以輕而易舉地在FPGA中實(shí)現(xiàn)嵌入式系統(tǒng)的功能。

Altera提供的開(kāi)發(fā)系統(tǒng)有MAX+PLUSⅡ，比較新的版本為9.5版。它是一體化的集成開(kāi)發(fā)環(huán)境，提供從設(shè)計(jì)輸入、編譯、優(yōu)化、驗(yàn)證到最后編程實(shí)現(xiàn)的完整開(kāi)發(fā)工具包。它比較適合MAX、FLEX系列芯片設(shè)計(jì)，例如它對(duì)FLEX10K器件系列進(jìn)行了優(yōu)化。需要注意，其中的AHDL與VHDL是完全不同的。另外，注意EDA工具ViewDraw與它的接口；同時(shí)要注意VHDL＋FPGAExpress與它的接口。

另一個(gè)開(kāi)發(fā)軟件Quartus，更適合大規(guī)模芯片設(shè)計(jì)。2000.02版已經(jīng)有比較好的優(yōu)化設(shè)計(jì)，它使APEX20K和APEX20KE系列器件的設(shè)計(jì)性能提高40%以上。用Synopsys的FPGAExpress也可以對(duì)比較好的前端設(shè)計(jì)進(jìn)行無(wú)縫銜接。

2．AlteraCPLD器件的優(yōu)點(diǎn)

1)全自動(dòng)布局布線后線延遲可控可預(yù)測(cè)

AlteraCPLD器件連線資源豐富，采用全自動(dòng)布局布線，無(wú)需人工修改底層布線與布局。設(shè)計(jì)人員精力可以主要關(guān)注系統(tǒng)和電路結(jié)構(gòu)。AlteraCPLD采用一種所謂快速布線通道(FastTrack)結(jié)構(gòu)，這是一種均勻的連續(xù)式布線方案。其特點(diǎn)是：行與行、列與列、行內(nèi)、列內(nèi)延遲均相同。

2)?EAB改善了片內(nèi)存儲(chǔ)能力

EAB(EmbeddedArrayBlock)嵌入式陣列塊實(shí)際上是嵌在AlteraCPLD器件內(nèi)部的一種SRAM資源。這些SRAM可以方便地定制為RAM、ROM、FIFO、雙口RAM等，占用很少的內(nèi)部邏輯單元。ESB(嵌入式系統(tǒng)塊)與EAB基本類(lèi)似，是一種乘積項(xiàng)結(jié)構(gòu)。

3)提供優(yōu)化的宏單元庫(kù)(LPM)

LPM(LibraryofParameterModules)是標(biāo)準(zhǔn)參數(shù)化的庫(kù)模塊。庫(kù)中的模塊是已經(jīng)被參數(shù)化了的，設(shè)計(jì)師在使用時(shí)可以修改這些參數(shù)以適應(yīng)不同的電路要求。MAX+PLUS2共有20多種基本的LPM宏單元庫(kù)。

ALtera也提供IP核，目前已經(jīng)有130個(gè)以上的IP核，全都進(jìn)行過(guò)優(yōu)化和預(yù)測(cè)試，主要完成通信領(lǐng)域的DSP功能，例如維特比(Viterbi)譯碼器，支持實(shí)現(xiàn)可編程片上可編程系統(tǒng)(SOPC)解決方案。為此，Altera還推出了SOPC開(kāi)發(fā)板。5.3.2XilinxFPGA進(jìn)展

Xilinx的最新產(chǎn)品有5V、3.3V和2.5V，5層金屬布線的多種供電系列，目前主要在用的有三大系列：Spartan、XC4000和Virtex。它們都有RAM資源。

1．XC4000系列

XC4000系列的結(jié)構(gòu)經(jīng)歷了時(shí)間的考驗(yàn)，其產(chǎn)品主要有兩種，都很通用。

(1)?XC4000XL/XLA系列的XC4002XL～XC4085XL(以及XC4013XLA～XC4085XLA)性能最好，規(guī)模為1萬(wàn)門(mén)～18萬(wàn)門(mén)。

(2)?XC4000XV系列的XC40110XV～XC40250XV規(guī)模最大，可達(dá)50萬(wàn)門(mén)。

(3)仍然受到用戶(hù)歡迎的XC5000也可以歸為此類(lèi)。

2．Spartan系列

Spartan系列也是基于XC4000結(jié)構(gòu)的產(chǎn)品系列，但是Spartan系列的XCS05～XCS50的性能價(jià)格最好，用于0.4萬(wàn)門(mén)～5萬(wàn)門(mén)的設(shè)計(jì)。Spartan系列和XC4000XL系列一樣，也有高速片內(nèi)RAM。其中采用PLCC84封裝的5萬(wàn)門(mén)XCS50，對(duì)于低端應(yīng)用最合適。

3．Virtex系列

Virtex系列是高檔的，也是比較新的，共有