《Xilinx FPGACPLD設(shè)計初級教程》課件第1章

第1章PLD概述1.1PLD發(fā)展歷程

1.2PLD器件的分類

1.3簡單的PLD器件結(jié)構(gòu)

1.4FPGA/CPLD的基本概念

習(xí)題1

1.1PLD發(fā)展歷程

在數(shù)字化時代的今天，我們到處都可以見到數(shù)字產(chǎn)品的“身影”。隨著數(shù)字技術(shù)的發(fā)展，數(shù)字產(chǎn)品在性能提高和復(fù)雜度增大的同時，其更新?lián)Q代的步伐也越來越快，導(dǎo)致這一現(xiàn)象的根本原因在于半導(dǎo)體生產(chǎn)制造和電子設(shè)計技術(shù)的進步。

著名的摩爾先生曾經(jīng)對半導(dǎo)體的發(fā)展做出預(yù)言：大約每18個月，芯片的集成度提高1倍，功耗下降為原來的1/2。他的預(yù)言被人們稱為摩爾定律(Moore’sLaw)。幾十年來，集成電路的發(fā)展與這個預(yù)言驚人地吻合，數(shù)字器件經(jīng)歷了從SSI(SmallScaleIntegratedcircuites，小規(guī)模集成電路)、MSI(MediumScaleIntegratedcircuites，中規(guī)模集成電路)、LSI(LargeScaleIntegratedcircuites，大規(guī)模集成電路)、VLSI(VeryLargeScaleIntegratedcircuites，超大規(guī)模集成電路)到ULSI(UltraLargeScaleIntegratedcircuites，甚大規(guī)模集成電路)，直到現(xiàn)在的SoC(SystemonChip，系統(tǒng)級芯片)。目前我們已經(jīng)能夠把一個完整的電子系統(tǒng)集成在一個芯片上。此外，還有一種器件的發(fā)明與使用使我們設(shè)計制作電子系統(tǒng)的方法大為改觀，這就是可編程邏輯器件(ProgrammableLogicDevice，PLD)。PLD器件是20世紀70年代后在ASIC設(shè)計的基礎(chǔ)上發(fā)展起來的新型邏輯器件，它可以利用軟件將設(shè)計者用硬件語言描述的電路特性轉(zhuǎn)化成硬件電路。在實際應(yīng)用中它簡化了電路設(shè)計，降低了開發(fā)成本等，因此PLD器件的出現(xiàn)給數(shù)字系統(tǒng)的設(shè)計方式帶來了革命性的變化。

PLD器件自出現(xiàn)以來，其工藝和結(jié)構(gòu)經(jīng)歷了不斷的發(fā)展與變革。

在20世紀70年代初，可編程器件只有簡單的可編程只讀存儲器(PROM)、紫外線可擦除只讀存儲器(EPROM)和電可擦除只讀存儲器(EEPROM)三種。由于結(jié)構(gòu)的限制，它們只能完成簡單的數(shù)字邏輯功能。

20世紀70年代中期，可編程邏輯陣列(ProgrammableLogicArray，PLA)與可編程陣列邏輯(ProgrammableArrayLogic，PAL)相繼出現(xiàn)了。PLA器件在結(jié)構(gòu)上由一個可編程的與陣列和一個可編程的或陣列構(gòu)成，陣列規(guī)模較小，編程也較繁瑣；PAL器件由一個可編程的與陣列和一個固定的或陣列構(gòu)成，采用熔絲編程方式，其設(shè)計較靈巧，器件速度快，因而成為第一個得到普遍應(yīng)用的PLD器件。

20世紀80年代初，美國的Lattice公司發(fā)明了通用陣列邏輯(GenericArrayLogic，GAL)。GAL器件采用了輸出邏輯宏單元(OutputLogicMicroCell，OLMC)結(jié)構(gòu)和EEPROM工藝，具有可編程、可擦除、可長期保存數(shù)據(jù)的優(yōu)點，且使用靈活，所以得到了廣泛的應(yīng)用。

這些早期的PLD器件雖然有較快的邏輯運算速度，但其過于簡單的結(jié)構(gòu)也使它們只能用于規(guī)模較小的電路。為了彌補這一缺陷，在20世紀80年代中期以后，相繼出現(xiàn)了現(xiàn)場可編程門陣列(FieldProgrammableGateArray，F(xiàn)PGA)器件和復(fù)雜可編程邏輯器件(ComplexProgrammableLogicDevice，CPLD)。

FPGA是1985年美國Xilinx公司推出的一種采用單元型結(jié)構(gòu)的新型PLD器件。它采用CMOS、SRAM工藝制作，在結(jié)構(gòu)上與簡單的陣列型PLD不同，它的內(nèi)部由許多獨立的可編程邏輯單元構(gòu)成，各邏輯單元之間可以靈活地相互連接，具有密度高、速度快、編程靈活、可重新配置等優(yōu)點。因此，F(xiàn)PGA成為當(dāng)前主流的PLD器件之一。

CPLD是從PAL和GAL器件發(fā)展起來的，相對而言規(guī)模大，結(jié)構(gòu)復(fù)雜，屬于大規(guī)模集成電路范圍。CPLD也是當(dāng)前另一主流的PLD器件。現(xiàn)在PLD器件仍向著高密度、高速度、低功耗的方向發(fā)展。特別是FPGA器件，現(xiàn)在它的集成度已經(jīng)不能和以前的FPGA相提并論。另外，由于專用集成電路(ASIC)芯片設(shè)計具有周期長、難點多、耗資大等缺點，因此用PLD器件來代替一般的ASIC芯片進行設(shè)計已經(jīng)成為一種發(fā)展趨勢。

1.2PLD器件的分類

可編程邏輯器件有很多種，因為公司不同，可編程邏輯器件的結(jié)構(gòu)和特點也隨之不同。按照不同的標準，PLD器件可以按照集成度、編程特點、結(jié)構(gòu)特點等來分類。集成度、功耗等是可編程邏輯器件的重要指標，所以這里著重介紹PLD器件按集成度的分類。

按照可編程邏輯器件的集成度，PLD器件可以分為簡單的PLD和復(fù)雜的PLD。現(xiàn)在簡單的PLD器件已經(jīng)很少生產(chǎn)和使用，而復(fù)雜的PLD器件已成為當(dāng)前PLD的主流器件。

1.簡單的PLD

簡單的PLD包括PROM、PLA、PAL和GAL四種器件。

1)可編程只讀存儲器(ProgrammableRead-OnlyMemory，PROM)

PROM是最早的PLD器件，編寫和修改受到極大限制，只能完成一次編寫，并且不能擦除。之后又出現(xiàn)了紫外線可擦除只讀存儲器(EPROM)和電可擦除只讀存儲器(EEPROM)。它們都具有成本低、編程容易的特點，但由于結(jié)構(gòu)的限制，它們只能完成簡單的數(shù)字邏輯功能。

2)可編程邏輯陣列(ProgrammableLogicArray，PLA)

可編程邏輯陣列簡稱PLA，它是一種可程式化的裝置，可用來實現(xiàn)組合邏輯電路。PLA具有一組可程式化的AND階，AND階之后連接一組可程式化的OR階，這樣可以達到只在符合設(shè)定條件時才允許產(chǎn)生邏輯信號輸出。

3)可編程陣列邏輯(ProgrammableArrayLogic，PAL)

PAL是20世紀70年代末由MMI公司率先推出的一種可編程邏輯器件。它采用雙極型工藝制作，并采用熔絲編程方式。PAL器件由可編程的與邏輯陣列、固定的或邏輯陣列和輸出電路三部分組成。通過對與邏輯陣列編程可以獲得不同形式的組合邏輯函數(shù)。

4)通用陣列邏輯(GenericArrayLogic，GAL)

通用陣列邏輯器件是在PAL器件的基礎(chǔ)上發(fā)展起來的新一代增強型器件，它直接繼承了PAL器件的“與或”陣列結(jié)構(gòu)，利用靈活的輸出邏輯宏單元OLMC結(jié)構(gòu)來增強輸出功能，同時采用電子標簽和宏單元結(jié)構(gòu)字符等新技術(shù)和EECMOS新工藝，具有可擦除、可重新編程和可重新配置其結(jié)構(gòu)等功能。用GAL器件設(shè)計邏輯系統(tǒng)，不僅靈活性大，而且能對PAL器件進行仿真，并能完全兼容。

以上四種簡單的PLD器件都基于“與或”陣列結(jié)構(gòu)。

2.復(fù)雜的PLD

復(fù)雜的PLD主要包括CPLD和FPGA兩類器件，這兩類器件是當(dāng)前PLD器件的主流。

1)復(fù)雜可編程邏輯器件(ComplexProgrammableLogicDevice，CPLD)

CPLD是一種用戶根據(jù)各自需要而自行構(gòu)造邏輯功能的數(shù)字集成電路。其基本設(shè)計方法是借助集成開發(fā)軟件平臺，用原理圖、硬件描述語言等方法生成相應(yīng)的目標文件，通過下載電纜（“在系統(tǒng)”編程）將代碼傳送到目標芯片中，實現(xiàn)設(shè)計的數(shù)字系統(tǒng)。它具有編程靈活、集成度高、設(shè)計開發(fā)周期短、適用范圍寬、開發(fā)工具先進、設(shè)計制造成本低、對設(shè)計者的經(jīng)驗要求低、標準產(chǎn)品無需測試、保密性強、價格大眾化等特點，可實現(xiàn)較大規(guī)模的電路設(shè)計，因此被廣泛應(yīng)用于產(chǎn)品的原型設(shè)計和產(chǎn)品生產(chǎn)中。

2)現(xiàn)場可編程門陣列(FieldProgrammableGateArray，F(xiàn)PGA)

FPGA是在PAL、GAL、PLD等可編程器件的基礎(chǔ)上進一步發(fā)展的產(chǎn)物。它是作為專用集成電路(ASIC)領(lǐng)域中的一種半定制電路出現(xiàn)的，既解決了定制電路的不足，又克服了原有可編程器件門電路數(shù)有限的缺點。FPGA采用了邏輯單元陣列LCA(LogicCellArray)這樣一個新概念，內(nèi)部包括可配置邏輯模塊CLB(ConfigurableLogicBolck)、輸入/輸出模塊IOB(InputOutputBlock)和內(nèi)部連線(Interconnect)三個部分。可以說，F(xiàn)PGA芯片是小批量系統(tǒng)提高系統(tǒng)集成度、可靠性的最佳選擇之一。 1.3簡單的PLD器件結(jié)構(gòu)

任何組合邏輯表達式都可以化為“與或”表達式，因此用與門和或門組成的二級陣列硬件電路可以代替任何組合邏輯表達式。這類似于數(shù)字表達式中只有乘、加運算一樣，只要先乘后加進行兩級運算后就可以得出各種結(jié)果。簡單的PLD器件采用“與或”邏輯電路的結(jié)構(gòu)，再加上可以靈活配置的互連線及存儲元件，從而實現(xiàn)任意的邏輯功能。

PROM、PLA、PAL和GAL這四種簡單的PLD器件都基于“與或”陣列結(jié)構(gòu)，不過在其內(nèi)部邏輯控制陣列上有一些不同，具體如表1.1所示。表1.1四種簡單的PLD器件的區(qū)別

PROM的陣列結(jié)構(gòu)如圖1.1所示，PROM中包含一個固定的“與陣列”和一個可編程的“或陣列”，圖中所示的PROM有4個輸入端、16個乘積項、4個輸出端。其中，“”表示固定連接點，“”表示可編程連接點。

PLA器件的陣列結(jié)構(gòu)如圖1.2所示，它的“與陣列”和“或陣列”都是可編程的。PAL和GAL器件的門陣列結(jié)構(gòu)是相同的，即“與陣列”是可編程的，“或陣列”是固定的。圖1.3所示為PAL和GAL的陣列結(jié)構(gòu)。圖1.1PROM的陣列結(jié)構(gòu)圖1.2PLA的陣列結(jié)構(gòu)圖1.3PAL與GAL的陣列結(jié)構(gòu)圖1.4給出了GAL22V10A的結(jié)構(gòu)。GAL有一種靈活的、可編程的輸出結(jié)構(gòu)，這也是GAL區(qū)別于PAL和其他簡單PLD器件的最主要的一點。GAL的這種輸出結(jié)構(gòu)稱為輸出邏輯宏單元(OutputLogicMicroCell，OLMC)。GAL作為第一個得到廣泛應(yīng)用的PLD器件，其許多優(yōu)點都源于OLMC結(jié)構(gòu)。圖1.4GAL22V10A的結(jié)構(gòu)圖1.5是GAL22V10A的OLMC結(jié)構(gòu)。從圖中可以看出，OLMC主要由“或”門和D觸發(fā)器構(gòu)成，此外，還包括兩個數(shù)據(jù)選擇器MUX、一個輸出緩沖器。其中，4選1?MUX用來選擇輸出方式和輸出的極性，2選1?MUX用來選擇反饋信號。這兩個MUX的狀態(tài)由兩位可編程的特征碼S2S1來控制，S2S1有四種組態(tài)，所以O(shè)LMC有4種輸出方式。當(dāng)S2S1=00時，OLMC為低電平有效寄存器輸出方式；當(dāng)S2S1=01時，OLMC為低電平有效組合邏輯輸出方式；當(dāng)S2S1=10時，OLMC為高電平有效寄存器輸出方式；當(dāng)S2S1=11時，OLMC為高電平有效組合邏輯輸出方式。圖1.5GAL22V10A的OLMC結(jié)構(gòu)

1.4FPGA/CPLD的基本概念

Xilinx把基于查找表(LookUpTable，LUT)技術(shù)、SRAM工藝、要外掛配置用的EEPROM的PLD稱為FPGA；把基于乘積項(ProductItems)技術(shù)、Flash(類似于EEPROM)工藝的PLD稱為CPLD。

1.4.1基于乘積項的CPLD結(jié)構(gòu)和原理

簡單的PLD和CPLD都是基于乘積項結(jié)構(gòu)的器件。下面以一個簡單的邏輯電路(如圖1.6所示)為例，具體說明簡單的PLD和CPLD器件是如何利用其結(jié)構(gòu)實現(xiàn)邏輯功能的。圖1.6邏輯電路圖1.7可編程連線陣列上述電路是一個很簡單的例子，僅僅需要一個宏單元就可以完成。但是對于一個復(fù)雜的電路而言，僅僅一個宏單元是不能實現(xiàn)的，這時就必須通過并聯(lián)擴展項和共享擴展項將多個宏單元相連，宏單元的輸出也可以連接到可編程連線陣列，然后作為另一個宏單元的輸入。這樣基于乘積項的PLD器件就可以實現(xiàn)更加復(fù)雜的邏輯功能。

這種基于乘積項的PLD基本都是由EEPROM和Flash工藝制造的，一上電就可以工作，無需其他芯片配合。

CPLD是高密度的可編程邏輯器件的一個典型代表，其在硬件電路優(yōu)化設(shè)計中的影響力是相當(dāng)大的。Xilinx公司的CPLD以其操作靈活、使用方便、開發(fā)迅速、投資風(fēng)險低、編程/擦除達一萬次以上等特點，?成為一種具有競爭力的產(chǎn)品。Xilinx的CPLD主要有5?V的XC9500系列、3.3V的XC9500XL系列以及低功耗的CoolRunnerCPLD系列。下面我們著重介紹XC9500XL系列CPLD的基本結(jié)構(gòu)和工作原理。圖1.8為XC9500XL3.3V系列CPLD的結(jié)構(gòu)框圖。圖1.8XC9500XL的結(jié)構(gòu)框圖每一個XC9500XL系列CPLD都由多個功能塊和I/O塊組成，I/O塊提供器件輸入和輸出的緩沖，每個功能塊提供具有54個輸入和18個輸出的可編程邏輯的容量?？捎瞄_關(guān)矩陣FastCONNECTⅡ連接所有功能塊的輸出、輸入信號。每個功能塊有高達18個輸出(根據(jù)封裝的引腳數(shù))和相對應(yīng)的輸出使能信號直接驅(qū)動I/O塊。

1.功能塊

每個功能塊均由18個獨立的宏單元構(gòu)成。其中每個宏單元都可以實現(xiàn)一定的組合邏輯或寄存器功能。功能塊也可以接收全局時鐘信號、輸出使能信號和置位/復(fù)位信號。功能塊共有18路輸出，用于驅(qū)動開關(guān)矩陣FastCONNECTⅡ。這18路輸出以及它們相應(yīng)的輸出使能信號也用于驅(qū)動I/O塊。

功能塊內(nèi)的邏輯利用一個乘積和表達式來實現(xiàn)功能。54個輸入提供了108種信號輸入給與陣列，產(chǎn)生90個乘積項，這些乘積項可通過乘積項分配器分配給每個宏單元。

2.宏單元

每個XC9500XL器件的宏單元都可以獨立配置實現(xiàn)一種組合邏輯功能或時序邏輯功能。

3.乘積項分配器

乘積項分配器用于控制輸入給每個宏單元的5個直接輸入乘積項的使用。另外，乘積項分配器還可以對功能塊內(nèi)的其他乘積項進行重新配置，以增強一個宏單元除五個直接輸入乘積項之外的邏輯容量。任何一個需要附加的乘積項宏單元都可以利用在功能塊內(nèi)的其他宏單元的乘積項。

4.開關(guān)矩陣FastCONNECTⅡ

開關(guān)矩陣FastCONNECTⅡ?qū)⑿盘柵c功能塊輸入連接在一起。所有I/O塊輸出(相應(yīng)的用戶引腳的輸入)和所有功能塊輸出驅(qū)動開關(guān)矩陣FastCONNECTⅡ。

5.?I/O塊

I/O塊(IOB)為CPLD的內(nèi)部邏輯和芯片的用戶I/O引腳之間的連接提供接口。每個I/O塊均包括一個輸入緩沖器、輸出驅(qū)動器、輸出使能多路選擇器以及用戶可編程的接地控制。1.4.2基于查找表的FPGA結(jié)構(gòu)和原理

查找表(LookUpTable)簡稱LUT，LUT本質(zhì)上就是一個RAM。目前XilinxFPGA中多采用4輸入的LUT結(jié)構(gòu)(Virtex-5器件中采用6輸入LUT)，所以每一個LUT可以看成一個有4位地址線的16×1的RAM。當(dāng)用戶通過原理圖或HDL語言描述一個邏輯電路后，PLD/FPGA開發(fā)軟件會自動計算邏輯電路的所有可能的結(jié)果，并把結(jié)果事先寫入RAM中。這樣，每輸入一個信號進行邏輯運算就等于輸入一個地址進行查表，找出地址對應(yīng)的內(nèi)容，然后輸出結(jié)果即可。表1.2是一個4輸入與門的例子。表1.24輸入與門邏輯電路的LUT實現(xiàn)

XilinxFPGA器件是基于LUT結(jié)構(gòu)設(shè)計的可編程邏輯芯片。下面我們看一下XilinxSpartan-Ⅱ的內(nèi)部結(jié)構(gòu)，如圖1.9所示。

Spartan-Ⅱ主要包括CLB、I/O塊、RAM塊和DLL。在Spartan-Ⅱ中，一個CLB包括4個Slice，每個Slice包括兩個LUT、兩個觸發(fā)器和相關(guān)邏輯。Slice可以看成是Spartan-Ⅱ?qū)崿F(xiàn)邏輯的最基本結(jié)構(gòu)(Xilinx其他系列，如Spartan-XL，Virtex的結(jié)構(gòu)與此稍有不同，具體請參閱芯片數(shù)據(jù)手冊)。圖1.9Spartan-Ⅱ系列FPGA的基本結(jié)構(gòu)框圖1.可配置邏輯塊(ConfigurableLogicBlock，CLB)

每個CLB包含4個Slice，如圖1.10所示。圖1.10CLB的結(jié)構(gòu)

(1)本地布線資源(LocalRouting)提供在同一個CLB內(nèi)Slice之間的連接，以及和相鄰CLB之間的連接。

(2)切換矩陣模塊(SwitchMatrix)提供Slice與通用布線資源的連接。