東北大學秦皇島分校計算機組成原理專業(yè)課程設計

東北大學秦皇島分校計算機組成原理專業(yè)課程設計東北大學秦皇島分校計算機與通信工程學院計算機組成原理課程設計指令設計及工作寄存器設計專業(yè)名稱班級學號學生姓名指導教師設計時間

課程設計任務書專業(yè)：計算機與通信工程學院學號：學生姓名（簽名）：設計題目：指令系統(tǒng)及工作寄存器設計1、設計實驗條件綜合樓808實驗室硬件：PC機軟件：XilinxISEModelSim編程語言：VHDL2、設計任務及要求指令：7、20、47、60號指令；工作寄存器W；二-十進制編碼器；要求：?總線結(jié)構:單總線，數(shù)據(jù)總線位數(shù)8位、地址總線8位；?存儲器:內(nèi)存容量64K*8bit?控制器:用硬聯(lián)線控制器實現(xiàn)26位微操作控制信號?運算器:單累加器，實現(xiàn)加、減等8種操作?外設：–輸入：用開關輸入二進制量–輸出：7段數(shù)碼管和LED顯示?指令系統(tǒng)規(guī)模：64條指令，7種類型，5種尋址方式3、設計報告的內(nèi)容（1）設計目的：融會貫通計算機組成原理課程的內(nèi)容，通過知識的綜合運用，加深對計算機系統(tǒng)各個模塊的工作原理及相互聯(lián)系的認識；學習運用VHDL進行FPGA/CPLD設計的基本步驟和方法，熟悉EDA的設計、模擬調(diào)試工具的使用，體會FPGA/CPLD技術相對于傳統(tǒng)開發(fā)技術的優(yōu)點；培養(yǎng)科學研究的獨立工作能力，取得工程設計與組裝調(diào)試的實踐經(jīng)驗。（2）設計主體：圖1整機邏輯結(jié)構框圖圖2芯片引腳圖3cpu邏輯結(jié)構框圖【設計指令系統(tǒng)】設計的指令指令編號指令助記符機器碼1機器碼2指令功能7ADDA,EM000110MM將存儲器MM的地址的值加入累加器A中20SUBCA,#II010011II從累加器A中減去立即數(shù)II,減進位47_INT_101110實驗機占用，不可修改，進入中斷時，實驗機硬件產(chǎn)生_INT_指令60RETI111011中斷返回表1指令類型、尋址方式第7條指令：ADDA,EM指令類型：算術運算指令尋址方式：寄存器尋址和直接尋址第20條指令：SUBCA,#II指令類型：邏輯運算指令尋址方式：存儲器直接尋址第47條指令：_INT_指令類型：轉(zhuǎn)移指令尋址方式：寄存器間接尋址第60條指令：RETI指令類型：轉(zhuǎn)移指令尋址方式：寄存器直接尋址（2）控制信號1、XRD：外部設備讀信號，當給出了外設的地址后，輸出此信號，從指定外設讀數(shù)據(jù)。2、EMWR：程序存儲器EM寫信號。3、EMRD：程序存儲器EM讀信號。4、PCOE：將程序計數(shù)器PC的值送到地址總線ABUS上(MAR)。5、EMEN：將程序存儲器EM與數(shù)據(jù)總線DBUS接通，由EMWR和EMRD決定是將DBUS數(shù)據(jù)寫到EM中，還是從EM讀出數(shù)據(jù)送到DBUS。6、IREN：將程序存儲器EM讀出的數(shù)據(jù)打入指令寄存器IR。7、EINT：中斷返回時清除中斷響應和中斷請求標志，便于下次中斷。8、ELP：PC打入允許，與指令寄存器IR3、IR2位結(jié)合，控制程序跳轉(zhuǎn)。9、FSTC：進位置1，CY=110、FCLC：進位置0，CY=011、MAREN：將地址總線ABUS上的地址打入地址寄存器MAR。12、MAROE：將地址寄存器MAR的值送到地址總線ABUS上。13、OUTEN：將數(shù)據(jù)總線DBUS上數(shù)據(jù)送到輸出端口寄存器OUT里。14、STEN：將數(shù)據(jù)總線DBUS上數(shù)據(jù)存入堆棧寄存器ST中。15、RRD：讀寄存器組R0-R3，寄存器R?的選擇由指令的最低兩位決定。16、RWR：寫寄存器組R0-R3，寄存器R?的選擇由指令的最低兩位決定。17、CN：決定運算器是否帶進位移位，CN=1帶進位，CN=0不帶進位。18、FEN：將標志位存入ALU內(nèi)部的標志寄存器。19、WEN：將數(shù)據(jù)總線DBUS的值打入工作寄存器W中。20、AEN：將數(shù)據(jù)總線DBUS的值打入累加器A中。21-23:X2~X0：X2、X1、X0三位組合來譯碼選擇將數(shù)據(jù)送到DBUS上的寄存器。24-26:S2~S0：S2、S1、S0三位組合決定ALU做何種運算。（3）指令執(zhí)行流程：表2指令分解與微操作對應控制信號編號助記符功能機器碼周期總數(shù)CT節(jié)拍數(shù)微操作控制信號1_FATCH_取指令000000XXT2PC→MARPCOE,MAREN010T1EM→WEMEN,EMRD,WENT0W→IRPC+1→PCIREN20SUBCA,#II從累加器A中減去間址存儲器的值,帶進位010011XXT5PC→MARPCOEMAREN101T4EM→DBUS→WPC+1→PCEMENEMRDWENT3A,W→ALU→FALU→AFENAEN7ADDA,EM將存儲器EM地址的值加入累加器A中000110XXT7PC→MARPCOE,MARENT6EM→WPC+1→PCEMENEMRDWEN111T5W→MARMARENT4EM→WPC+1→PCEMENEMRDWENT3A+W→AS=001X=100AEN47_INT_產(chǎn)生中斷101110XXT4PC→DBUS→STPCOE,X=011,STENPC,IA,ST,IRT3Z→PCPC,IA,ST,IR60RETI中斷返回111011XXT3ST→PCST,DBUS,PC,IR流程圖：1、第7條指令ADDA,EMPCOE,MARENT7PC→MARPCOE,MARENT7PC→MAREMENEMRDWENT6EM→WPC+1→EMENEMRDWENT6EM→WPC+1→PCW→MARMARENT5W→MARMARENT5EM→WPC+1→PCEMENEMRDWENEM→WPC+1→PCEMENEMRDWENT4S=001X=100AENT3A+W→S=001X=100AENT3A+W→A2、第20條指令SUBCA,#IIPCOEMARENEMENEMRDWENFENAENT3T5T4A,W→ALU→FALU→AEM→DBUS→WPC+1→PCPCPCOEMARENEMENEMRDWENFENAENT3T5T4A,W→ALU→FALU→AEM→DBUS→WPC+1→PCPC→MAR3、第47條指令PCOE,X=011,STENPC,IA,ST,IRPC,IA,ST,IRT4PCOE,X=011,STENPC,IA,ST,IRPC,IA,ST,IRT4PC→DBUS→STPC,IA,ST,IRT3ZPC,IA,ST,IRT3Z→PC4、第60條指令ST,DBUS,PC,IRT3ST→PCST,DBUS,PC,IRT3ST→PC【模型及實現(xiàn)（工作寄存器W）】（1）邏輯電路圖形符號表示：圖4工作寄存器的邏輯電路圖圖5工作寄存器的RTL邏輯電路圖圖5工作寄存器的FDC邏輯電路圖（2）邏輯電路的功能：暫存和傳送數(shù)據(jù)（3）仿真測試：圖6波形分析圖圖7結(jié)果顯示圖結(jié)果分析：D為數(shù)據(jù)輸入、R為數(shù)據(jù)輸出、CLK為時序控制、EN為讀寫控制端、RST為復位端、R為數(shù)據(jù)輸出。因此由于RST為1，雖然D端輸入數(shù)據(jù)為：1111100010101011，輸出端仍為0（從波形可以看出來），EN為0，表示寫數(shù)據(jù)。（4）VDHLM描述如下：libraryIEEE;useIEEE.STD_LOGIC_1164.ALL;useIEEE.STD_LOGIC_ARITH.ALL;useIEEE.STD_LOGIC_UNSIGNED.ALL;----Uncommentthefollowinglibrarydeclarationifinstantiating----anyXilinxprimitivesinthiscode.--libraryUNISIM;--useUNISIM.VComponents.all;entityREGisPORT(CLK:INSTD_LOGIC;D:INSTD_LOGIC_VECTOR(15DOWNTO0); EN:INSTD_LOGIC; RST:INSTD_LOGIC;R:OUTSTD_LOGIC_VECTOR(15DOWNTO0));endREG;architectureBehavioralofREGisSIGNALQ1:STD_LOGIC_VECTOR(15DOWNTO0);--類似于在芯片內(nèi)部定義一個數(shù)據(jù)的暫存節(jié)點beginPROCESS(CLK,Q1)BEGIN IF(RST='1')THEN Q1<="0000000000000000"; ELSEIF(CLK'EVENTANDCLK='1')THEN IF(EN='0')THEN Q1<=D; ELSE Q1<="XXXXXXXXXXXXXXXX";ENDIF; ENDIF; ENDIF;ENDPROCESS;R<=Q1;endBehavioral;【邏輯功能實現(xiàn)（二-十進制編碼器）】（1）二-十進制功能表如下所示：

（2）邏輯電路設計

邏輯電路的圖形符號表示、功能

：圖8二-十進制編碼器功能將輸入數(shù)字信號變成相應輸出二進制信號系統(tǒng)實現(xiàn)

LIBRARY

IEEE;

USE

IEEE.STD_LOGIC_1164.ALL;

USE

IEEE.STD_LOGIC_UNSIGNED.ALL;entitySY3isPort(d:inSTD_LOGIC_VECTOR(9downto0);clk:inSTD_LOGIC;e:inSTD_LOGIC;q:outSTD_LOGIC_VECTOR(3downto0));endSY3;architectureBehavioralofSY3isbeginp1:process(d)beginif(d(0)='0'ANDe='0')THENQ<="0000";ELSIF(d(1)='0'ANDe='0')THENQ<="0001";ELSIF(d(2)='0'ANDe='0')THENQ<="0010";ELSIF(d(3)='0'ANDe='0')THENQ<="0011";ELSIF(d(4)='0'ANDe='0')THENQ<="0100";ELSIF(d(5)='0'ANDe='0')THENQ<="0101";ELSIF(d(6)='0'ANDe='0')THENQ<="0110";ELSIF(d(7)='0'ANDe='0')THENQ<="0111";ELSIF(d(8)='0'ANDe='0')THENQ<="1000";ELSIF(d(9)='0'ANDe='0')THENQ<="1001";ELSIF(e='1')THENQ<="1111";ENDIF;ENDPROCESSP1;endBehavioral;（3）仿真測試仿真過程如下：（1）

在sources窗口處右擊，加入新的源文件（2）創(chuàng)建波形仿真激勵文件.tbw：選Test

Bench

Waveform，并輸入文件名

（3）初始化時鐘周期及相關參數(shù)→finish（4）右側(cè)會出現(xiàn)

.tbw文件窗口，設置輸入引腳的值，存盤（5）左側(cè)sources窗口選擇“behavioral

simulation”,下面processes窗口會自動出現(xiàn)"Modelsim

Simulator"

（6）雙擊其中的“Simulate