ASIC芯片設(shè)計生產(chǎn)流程課件

ASIC晶片開發(fā)過程ASIC晶片設(shè)計開發(fā)ASIC晶片生產(chǎn)ASIC芯片設(shè)計開發(fā)ASIC芯片生產(chǎn)內(nèi)容主要流程框架積體電路設(shè)計與製造全過程中的主要流程框架設(shè)計晶片檢測單晶、外延材料掩膜版晶片製造過程封裝測試系統(tǒng)需求劃分

物理域結(jié)構(gòu)域行為域系統(tǒng)級晶片/板級處理器/記憶體系統(tǒng)規(guī)範演算法級模組控制器演算法RTL級宏單元ALU寄存器傳輸邏輯級標準單元門電路布爾等式電路級電晶體版圖電晶體電晶體函數(shù)劃分

ASIC設(shè)計流程ASIC專案的主要步驟包括：預研階段；頂層設(shè)計階段；模組級設(shè)計階段；模組實現(xiàn)階段；子系統(tǒng)仿真階段；系統(tǒng)仿真，綜合和版圖設(shè)計前門級仿真階段；後端版面設(shè)計階段；測試向量準備階段；後端仿真階段；生產(chǎn)簽字；矽片測試階段。ASIC開發(fā)流程中各步驟傳統(tǒng)設(shè)計流程設(shè)計的一般步驟結(jié)構(gòu)及電學特性編碼HDL中的RTL編碼為包含存儲單元的設(shè)計插入DFTmemoryBIST為了驗證設(shè)計功能，進行詳盡的動態(tài)仿真實際環(huán)境設(shè)置，包括將使用的工藝庫及其他環(huán)境屬性使用DesignCompiler工具對具有掃描插入的設(shè)計進行約束和綜合設(shè)計使用DesignCompiler的內(nèi)建靜態(tài)時序分析機進行模組級靜態(tài)時序分析設(shè)計的形式驗證，使用Formality將TRL和綜合後的網(wǎng)表進行對比使用PrimeTime進行整個設(shè)計布圖前的靜態(tài)時序分析設(shè)計的一般步驟(2)對布圖工具進行時序約束的前標注11)具有時序驅(qū)動單元佈局，時鐘樹插入和全局佈線的初始佈局劃分將時鐘樹轉(zhuǎn)換到駐留在DesignCompiler中原始設(shè)計（網(wǎng)表）在DesignCompiler中進行設(shè)計的佈局優(yōu)化使用Formality在綜合網(wǎng)表和時鐘樹插入的網(wǎng)表之間進行形式驗證在全局佈線後（11步）從版圖提取估計的延時從全局佈線得到的估計時間數(shù)據(jù)反標注到PrimeTime使用在全局佈線後提取的估計延時數(shù)據(jù)在PrimeTime在中進行靜態(tài)時序分析設(shè)計的一般步驟(3)設(shè)計的詳細佈局提取來自詳細佈局設(shè)計的實際時間延遲實際提取時間數(shù)據(jù)反標注到PrimeTime使用PrimeTime進行布圖後的靜態(tài)時序分析布圖後的門級功能仿真（如果需要）在LVS（版圖對原理圖）和DRC（設(shè)計規(guī)則檢查）驗證後定案規(guī)範和ＲＴＬ編碼

結(jié)構(gòu)規(guī)範定義了晶片的功能並劃分為一些能夠處理的模組，電學特性規(guī)範通過時序資訊定義模組之間的關(guān)係設(shè)計可用三個抽象層次來表示：行為級，寄存器傳輸級RTL和結(jié)構(gòu)級。動態(tài)仿真通過仿真RTL代碼以檢查設(shè)計的功能，目前的仿真器都能夠仿真行為級及RTL級編碼約束、綜合和掃描插入以前：手工將ＨＤＬ轉(zhuǎn)換為電路圖並描述元件間的互連來產(chǎn)生一個門級網(wǎng)表。綜合：用工具完成RTL級到門級網(wǎng)表的轉(zhuǎn)換，這個過程就稱為綜合定義綜合環(huán)境的檔，詳細說明了工藝單元庫和

DC在綜合過程中使用的其他相關(guān)資訊。形式驗證形式驗證技術(shù)使用數(shù)學的方法來確認一個設(shè)計，不考慮工藝因素，如時序，通過與參考設(shè)計的對比了檢查一個設(shè)計的邏輯功能。形式驗證和動態(tài)仿真，形式驗證技術(shù)通過證明兩個設(shè)計的結(jié)構(gòu)和功能是邏輯等價的來驗證設(shè)計；動態(tài)仿真只能檢查敏感路經(jīng)。形式驗證的目標是要驗證RTL與RTL，門級網(wǎng)表與RTL代碼，兩個門級網(wǎng)表之間的對應(yīng)關(guān)係是否正確靜態(tài)時序分析在整個設(shè)計中，靜態(tài)時序分析是最重要的步驟，一個迭代過程。靜態(tài)時序分析充許用戶詳細分析設(shè)計的所有關(guān)鍵路經(jīng)並給出一個有條理的報告。對布圖前後的門級網(wǎng)表進行靜態(tài)時序分析，在布圖前，PrimeTime使用由庫指定的線載模型估計線網(wǎng)延時。如果所有關(guān)鍵路徑的時序是可以接受的，則由PrimeTime或DC得到一個約束檔，目的是為了預標注到布圖工具。在布圖後，實際提取的延遲被反標注到PrimeTime以提供真實的延遲計算。佈局、佈線和驗證布圖工具完成佈局和佈線。布圖規(guī)劃包括單元的佈局和時種樹的綜合，在步圖工具中完成。佈線一般有兩步，全局佈線和詳細佈線。ASIC芯片生產(chǎn)ASIC芯片設(shè)計開發(fā)內(nèi)容CYIT提供如下檔:GDSII檔，物理驗證環(huán)境，物理驗證報告生產(chǎn)廠家進行Merg生產(chǎn)廠家提供物理驗證報告CYIT確認和eviewjob設(shè)計與生產(chǎn)介面生產(chǎn)資料確認過程製造一塊IC晶片通常需要400到500道工序。但是概括起來說，它一般分為兩大部分：前道工序（front-endproduction）和後道工序（back-endproduction）。[1]前道工序(1)將粗糙的矽礦石轉(zhuǎn)變成高純度的單晶矽。(2)在wafer上製造各種IC元件。(3)測試wafer上的IC晶片[2]後道工序(1)對wafer劃片（進行切割）(2)對IC晶片進行封裝和測試生產(chǎn)過程<第一步>矽棒的拉伸將多晶矽熔解在石英爐中，然後依靠一根石英棒慢慢的拉出純淨的單晶矽棒。<第二步>切割單晶矽棒用金剛石刀把單晶矽棒切成一定的厚度形成WAFER（晶片、圓片）。注：一片wafer上可以生產(chǎn)出很多顆裸晶片（die）,一般都上千顆前道工序前道工序<第三步>拋光WAFERWAFER的表面被拋光成鏡面。<第四步>氧化WAFER表面WAFER放在900度——1100度的氧化爐中，並通入純淨的氧氣，在WAFER表面形成氧化矽。<第五步>覆上光刻膠通過旋轉(zhuǎn)離心力，均勻地在WAFER表面覆上一層光刻膠。

<第六步>在WAFER表面形成圖案通過光學掩範本和曝光技術(shù)在WAFER表面形成圖案。

<第七步>蝕刻使用蝕刻來移除相應(yīng)的氧化層。<第八步>氧化、擴散、CVD和注入離子對WAFER注入離子（磷、硼），然後進行高溫擴散，形成各種集成器件。

<第九步>磨平（CMP）將WAFER表面磨平。前道工序前道工序<第十步>形成電極把鋁注入WAFER表面的相應(yīng)位置，形成電極。<第十一步>WAFER測試對WAFER進行測試，把不合格的晶片標記出來。注：此階段的測試主要有兩種WAT和CP：CP：circuitprobe，也叫中測，測試專案主要針對器件功能，目的是在封裝前將不良品進行標記便於剔除。Wafer級，由CYIT主導WAT：waferacceptancetest，測試專案主要針對的不是功能器件，而是一些表徵工藝結(jié)果的量，用來監(jiān)控制程中的工藝執(zhí)行情況。Wafer級，由晶片生產(chǎn)廠自測<第十二步>切割WAFER把晶片從WAFER上切割下來。形成一顆顆die<第十三步>固定晶片把晶片安置在特定的FRAME上後道工序<第十三步>連接管腳用25微米的純金線將晶片和FRAME上的引腳連接起來。<第十三步>封裝用陶瓷或樹脂對晶片進行封裝。後道工序<第十六步>修正和定型（分離和鑄型）把晶片和FRAME導線分離，使晶片外部的導線形成一定的形狀。<第十七步>老化（溫度電壓）測試在提高環(huán)境溫度和晶片工作電壓的情況下模擬晶片的老化過程，以去除發(fā)生早期故障的產(chǎn)品<第十八步>成品檢測及可靠性測