計算機(jī)組成與結(jié)構(gòu)課件 第4章 主存儲器

第4章主存儲器主要內(nèi)容：4.1主存儲器概述4.2雙極型半導(dǎo)體存儲原理及存儲芯片（自學(xué)）4.3靜態(tài)MOS存儲單元與芯片（自學(xué)）4.4動態(tài)存儲單元與存儲器芯片4.5半導(dǎo)體只讀存儲器與芯片4.6主存儲器的設(shè)計與應(yīng)用第4章主存儲器4.1主存儲器概述4.1.1主存儲器的分類4.1.2主存儲器性能指標(biāo)4.1.3主存儲器的發(fā)展（略）4.1.1存儲器的分類1．按制造工藝劃分包括雙極型和MOS型兩大類雙極型的特點是速度快、容量小、功耗大等，適合于小容量快速存儲器，如用作寄存器組或Cache。MOS型的特點是功耗小、容量大按，適合于主存儲器2.按電路結(jié)構(gòu)劃分可以分為靜態(tài)存儲器和動態(tài)存儲器。其中，前者是利用雙穩(wěn)態(tài)觸發(fā)器的兩個穩(wěn)定狀態(tài)保存信息。將每一位數(shù)存儲在一個雙穩(wěn)態(tài)的存儲器單元里，每個單元是用一個六晶體管電路來實現(xiàn)的。后者依靠電容上所存儲的電荷來暫存信息，需要定期向電容充電（也稱為定時刷新內(nèi)容），即對存1的電容補(bǔ)充電荷。動態(tài)存儲器結(jié)構(gòu)簡單，在各類半導(dǎo)體存儲器中它的集成度最高，適合于做大容量的主存儲器3．按功能劃分（1）隨機(jī)存儲器（RAM）：直接編址訪問。（2）只讀存儲器（ROM）：分為MROM、PROM、EPROM)、E2PROM、Flash4.1.2主存儲器性能指標(biāo)1．總線頻率2．內(nèi)存速度：單位為納秒，記為ns3．內(nèi)存的數(shù)據(jù)帶寬：=(總線頻率×帶寬位數(shù))/84．延遲時間CAS：指從讀命令有效開始，到輸出端可以提供數(shù)據(jù)為止的時間5．訪問時間TA：指從存儲器收到讀/寫命令后，再從存儲器中讀出/寫入信息所需的時間6．存取周期TM：指本次存取開始到下一次存取開始之間所需的時間7．內(nèi)存容量4.1.3主存儲器技術(shù)的發(fā)展（略）FPM：即FastPageMode、快頁模式每隔3個時鐘周期傳送一次數(shù)據(jù)EDO：即ExtendedDataOut、擴(kuò)展數(shù)據(jù)輸出每隔兩個時鐘脈沖周期傳輸一次數(shù)據(jù)SDRAM：SynchronousDRAM，同步動態(tài)隨機(jī)存儲器RAM和CPU能夠共享一個時鐘周期DDR：DoubleDataRage，雙數(shù)據(jù)率，又稱SDRAMII允許在時鐘脈沖的上升沿和下降沿傳輸數(shù)據(jù)包括DDR、DDRII、DDRIII……4.2雙極型半導(dǎo)體存儲原理及存儲芯片（略）4.2.1雙極型存儲單元4.2.2雙極型存儲器芯片4.2.1雙極型存儲單元（1）寫入“1”或“0”S1：字線Z加負(fù)脈沖S2：寫1時，W加高電平，W加低電平，保證V1截止，V2導(dǎo)通；寫0時，相反。（2）讀出“1”或“0”S1：字線Z加負(fù)脈沖S2：放大并檢測W或W線上的信號，獲得0或1。（3）保持：字線Z加高電平，兩根位線加低電平。4.2.2雙極型存儲器芯片SN741894.3靜態(tài)MOS存儲單元與芯片MOS，Metal-Oxide-Semiconductor，即金屬-氧化物半導(dǎo)體4.3.1靜態(tài)MOS存儲單元4.3.2靜態(tài)MOS存儲芯片補(bǔ)充：MOS反相器特性(1)電路結(jié)構(gòu)G柵極D漏極S源極VoVIEDN溝道增強(qiáng)型MOS反相器T1：驅(qū)動管T2：負(fù)載管(2)特性T2的柵極與漏極相連，始終飽和導(dǎo)通，故相當(dāng)于一個電阻。VI為低電平時，T1截止，Vo為高電平。VI為高電平時，T1導(dǎo)通，Vo為低電平。4.3.1靜態(tài)MOS存儲單元V3V1V4V2V5V6ZWWEDAB1．存儲單元電路V1、V3：MOS反相器觸發(fā)器V2、V4：MOS反相器V5、V6：控制門管Z：字線，選擇存儲單元W、W：位線，完成讀/寫操作定義：“0”：V1導(dǎo)通，V2截止；“1”：V1截止，V2導(dǎo)通。2．靜態(tài)存儲單元的工作過程V5、V6字線Z加高電平，高、低電平，寫1/0。導(dǎo)通，選中該單元。寫入：在W、W上分別加讀出：根據(jù)W、W上有無電流，讀1/0。保持：只要電源正常，保證向?qū)ü芴峁╇娏鳎隳芫S持一管導(dǎo)通，另一管截止的狀態(tài)不變，稱之為靜態(tài)。Z：加低電平，V5、V6截止，該單元未選中，保持原狀態(tài)。注意，靜態(tài)單元是非破壞性讀出，讀出后不需重寫。V3V1V4V2V5V6ZWWEDAB4.3.2靜態(tài)MOS存儲芯片Intel21141．內(nèi)部結(jié)構(gòu)：見P148圖5-82．引腳功能2114（1K×4）191018A6A5A4A3A0A1A2CSGNDVccA7A8A9D0D1D2D3WE地址端：A9～A0（入）數(shù)據(jù)端：D3～D0（入/出）控制端：片選CS=0選中芯片=1未選中芯片寫使能WE=0寫=1讀4.4動態(tài)存儲單元與存儲芯片4.4.1動態(tài)MOS存儲單元4.4.2動態(tài)存儲器的刷新4.4.3DRAM動態(tài)存儲器芯片4.4.1動態(tài)MOS存儲單元1.動態(tài)MOS四管單元（1）電路結(jié)構(gòu)T1、T2：記憶管C1、C2：柵極電容T3、T4：控制門管Z：字線位線W、W：定義：“0”：T1導(dǎo)通，T2截止“1”：T1截止，T2導(dǎo)通（C1有電荷，C2無電荷）；（C1無電荷，C2有電荷）。T1T2T3T4ZWWC1C2BA(2)工作過程Z：加高電平，T3、T4導(dǎo)通，選中該單元。T1T2T3T4ZWWC1C2BA寫入：在W、W上分別加高、低電平，寫1/0。讀出：W、W先預(yù)充電至高電平，斷開充電回路。W、W上有無電流，確定是讀“1”或“0”。再將T3和T4接通，根據(jù)保持：字線Z加低電平，需定期向電容補(bǔ)充電荷(動態(tài)刷新)。注意，四管單元是非破壞性讀出，讀出過程即實現(xiàn)刷新。2．單管電路定義：“0”:C無電荷，電平低（記為V0）“1”:C有電荷，電平高（記為V1）（1)電路結(jié)構(gòu)C：記憶電容T：控制門管Z：字線W：位線CWZTC0B(2)工作過程注意，單管單元是破壞性讀出，讀出后需重寫。Z加高電平，T導(dǎo)通；斷開充電回路。根據(jù)VB的變化方向，即讀出的是“1”或“0”。C將通過T充電或放電，B點電位VB將上升或下降。CWZTC0B寫入：Z加高電平，T導(dǎo)通，在W上加高/低電平，寫1/0。讀出：W先預(yù)充電，使B點電位為：保持：字線Z加低電平，T截止，該單元未選中，保持原狀態(tài)。4.4.2動態(tài)存儲器的刷新1.刷新的定義及其原因2.動態(tài)刷新的實現(xiàn)方法3.刷新周期的安排方式1.刷新的定義及其原因(1)定義：定期向電容補(bǔ)充電荷(2)原因DRAM依靠電容電荷存儲信息，平時無電源供電，時間一長電容電荷會泄放。因此需定期（每隔2ms）向電容補(bǔ)充電荷，以保持信息不變。(3)注意刷新與重寫的區(qū)別前者是非破壞性從動態(tài)M讀出數(shù)據(jù)，需補(bǔ)充電荷以保持原來的信息。后者是在破壞性讀出后通過重寫恢復(fù)原來的信息2.動態(tài)刷新的實現(xiàn)方法(1)四管動態(tài)存儲單元因保持互補(bǔ)對稱結(jié)構(gòu)，讀出過程就是刷新過程；單管動態(tài)存儲單元雖然屬于破壞性讀出，但已通過外圍電路實現(xiàn)讀后重寫的再生功能(2)刷新基本過程按行刷新，并將每刷新一行所需時間定為一個刷新周期首先由刷新地址計數(shù)器提供刷新行的行地址，然后發(fā)送行選信號與讀命令（即CAS為高電平）即可每刷新一行后刷新地址計數(shù)器加1注意，DRAM的制造工藝決定了必須在2ms內(nèi)全部刷新一遍。即最大刷新時間間隔為2ms。3.刷新周期的安排方式（1）集中刷新（2）分散刷新（3）異步刷新(1)集中刷新方式可見，主存器有兩種狀態(tài)：①讀/寫/保持狀態(tài)，由程序決定②刷新狀態(tài)，在邏輯實現(xiàn)上由一個定時器每2ms請求一次，然后由刷新計數(shù)器控制一個計數(shù)循環(huán)，逐行刷新一遍。2ms內(nèi)集中安排所有刷新周期。其中，刷新周期總數(shù)=最大容量芯片的行數(shù)死區(qū)優(yōu)點：M利用率高，控制簡單不足：刷新期間不能訪問M，形成死區(qū)，可用在實時性要求不高的場合。R/W刷新R/W刷新2ms50ns(2)分散刷新方式優(yōu)點：時序控制簡單缺點：M利用率低，只能用于低速系統(tǒng)中。各刷新周期分散安排在存取周期中。R/W刷新R/W刷新100ns(3)異步刷新方式2ms例.各刷新周期分散安排在2ms內(nèi)。對主存速度影響最小，被大多數(shù)計算機(jī)采用每隔一段時間刷新一行：128行≈15.6微秒若CPU正在訪問內(nèi)存，則等待釋放控制權(quán)后再安排刷新周期,并由DMA控制器控制DRAM的刷新。R/W刷新R/W刷新R/WR/WR/W15.6微秒15.6微秒15.6微秒刷新請求刷新請求（DMA請求）（DMA請求）4.4.3DRAM動態(tài)存儲器芯片Intel21641．內(nèi)部結(jié)構(gòu)：見教材2．芯片引腳地址端：2164(64K×1)18916GNDCASDoA6A3A4A5A7A7～A0（入）數(shù)據(jù)端：Di（入），控制端：片選寫使能WE：=0寫，=1讀空閑/刷新DiWERASA0A2A1Vcc分時復(fù)用，提供16位地址。Do（出）行地址選通RAS列地址選通CAS：=0時A7～A0為行地址高8位：=0時A7～A0為列地址低8位4.5半導(dǎo)體只讀存儲器與芯片5.3.1掩膜型只讀存儲器MROM只能由生產(chǎn)工廠寫入信息。在制造時，制造商根據(jù)用戶提供的信息，設(shè)計相應(yīng)的光刻膜，以有無元件來表示1或0。通常只應(yīng)用于打印機(jī)、顯示器等設(shè)備中的字符發(fā)生器5.3.2可編程只讀存儲器PROM通過專門的PROM寫入器，由用戶一次性地寫入信息分為結(jié)破壞性和熔絲性兩種5.3.3可重編程的只讀存儲器EPROM由專門的寫入器在25V電壓環(huán)境下寫入信息，在5V電壓環(huán)境下讀信息?？赏ㄟ^紫外線照射擦除信息改進(jìn)后的可電擦除的EPROM稱為E2PROM5.3.4FLASH只讀存儲器熔絲型PROM原理右圖是一個4×4的PROM從0單元到3單元分別存儲的信息為0110、1011、1010、0101。地址輸入A0和A1經(jīng)行譯碼形成行線，以選中某個存儲單元（因此為字線）。列線D0~D3用來輸出信息EPROM芯片——27161.編程寫入：Vpp=+25V,CS有效，PGM為50ms高電平，A0~S10選擇寫入單元，O0~O7輸入數(shù)據(jù)2.讀數(shù)據(jù)：Vpp=+5V，CS有效，PGM為低電平，A0~S10選擇讀出單元，O0~O7讀出數(shù)據(jù)Flash存儲原理1.Flash存儲單元結(jié)構(gòu)2.0或1的物理表示形式

利用浮空柵上是否有電荷的兩種穩(wěn)定狀態(tài)表示0或

1。3.Flash編程（狀態(tài)“1”與狀態(tài)“0”可相互轉(zhuǎn)換）例如，在柵極與源極之間加一個+USG，在漏極與源極之間加一個+USD，保證USG>USD，來自源極的電荷向浮空柵擴(kuò)散，使浮空柵上帶上電荷，在源、漏之間形成導(dǎo)電溝道，完成狀態(tài)“1”到狀態(tài)“0”的轉(zhuǎn)換。進(jìn)行讀操作時只要撤消USG，加一個適當(dāng)?shù)腢SD即可4.6主存儲器的設(shè)計與應(yīng)用4.6.1主存儲器設(shè)計的基本原則4.6.2主存儲器的邏輯設(shè)計4.6.3主存儲器與CPU的連接（略）4.6.1主存儲器設(shè)計的基本原則要解決的主要問題，包括：（1）尋址邏輯的設(shè)計？即如何按給出的地址去選擇存儲芯片和該芯片內(nèi)的存儲單元？（2）如果采用DRAM，動態(tài)刷新如何解決？（3）如何與CPU連接和匹配？（4）如何保證所讀/寫信息的正確性？為此，在設(shè)計主存儲器時必須注意以下幾點：1．驅(qū)動能力：通過放大信號實現(xiàn)2．根據(jù)應(yīng)用，選擇適當(dāng)?shù)拇鎯ζ餍酒?．存儲器芯片與CPU的時序配合4．存儲器的地址分配和片選譯碼5．行選信號RAS、列選信號CAS的產(chǎn)生行列地址的產(chǎn)生為了減少芯片的引腳數(shù)量，DRAM芯片的地址通常采用分時復(fù)用。4.6.2主存儲器的邏輯設(shè)計首先要確定主存儲器的總?cè)萘?，即“字?jǐn)?shù)×位數(shù)”。若按字節(jié)編址，則每個編址單元有8位（一個字節(jié)）。若按字編址，則每個編址單元為一個字長。然后確定所用的存儲芯片的類型、型號和單片的容量等。由于單片存儲芯片的容量小于總的存儲容量，就需要將若干存儲器芯片進(jìn)行組合，即進(jìn)行位數(shù)、字?jǐn)?shù)的擴(kuò)展。因此，設(shè)計主存儲器的基本步驟包括：S1：計算芯片數(shù)，確字?jǐn)U展方案（位擴(kuò)展或字?jǐn)U展）S2：地址分配和片選邏輯設(shè)計S3：設(shè)計連接方式【實例4-1】假設(shè)某主存儲器容量4K×8b，分為固化區(qū)2KB和工作區(qū)2KB。固化區(qū)2KB選用EPROM芯片2716，該芯片的容量為2K×8b；工作區(qū)2KB的存儲芯片選用RAM芯片2114，該芯片的容量為1K×4b。地址總線為A15~A0共16根，雙向數(shù)據(jù)總線D7~D0共8根，讀/寫控制信號R/W。給出芯片地址分配與片選邏輯,并畫出框圖。S1：計算芯片數(shù)量27162K×8b21141K×4b21141K×4b21141K×4b21141K×4b通過分析，可知需要1片2716、4片2114。位擴(kuò)展字?jǐn)U展S2：地址分配和片選邏輯根據(jù)總?cè)萘浚?KB），需要地址線12根（即A10~A0）。對于2176芯片，其容量為2K，就可以將低的11位地址A10~A0連接到該芯片上，剩下的一高位A11作為該芯片的片選控制線。對于兩組2114芯片，每組1KB，可以將低10位地址A9~A0連接到芯片，余下的高兩位A11和A10為片選控制線。

芯片容量芯片地址片選信號片選邏輯2kBA10~A0CS0A111kBA9~A0CS1A11A101kBA9~A0CS2A11A10S3：連接方式【實例4-2】用Intel2114（1K×4）SRAM芯片組成容量為4K×8的存儲器。地址總線A15～A0（低）,雙向數(shù)據(jù)總線D7～D0（低）,讀/寫信號線R/W。給出芯片地址分配與片選邏輯,并畫出框圖。S1：計算芯片數(shù)Intel2114：1K×4位/片，1K×41K×41K×41K×41K×41K×41K×41K×4根據(jù)要求需要8個芯片位擴(kuò)展字?jǐn)U展64KB1K×41K×41K×41K×41K×41K×41K×41K×4需12位地址尋址：4KBA15…A12A11A10A9……A0A11～A0000……0任意值001……1011……1101……1010……0100……0110……0111……1片選芯片地址S2.地址分配與片選邏輯4KB存儲器在16位地址空間（64KB）中占據(jù)任意連續(xù)區(qū)間。低位地址分配給芯片，高位地址形成片選邏輯。

芯片芯片地址片選信號片選邏輯1K1K1K1KA9～A0A9～A0A9～A0A9～A0CS0CS1CS2CS3A11A10A11A10A11A10A11A10S3.連接方式（1）擴(kuò)展位數(shù)41K×41K×44101K×41K×44101K×41K×441041K×41K×441044A9~A0D7~D4D3~D044R/WA11A10CS3A11A10CS0A11A10CS1A11A10CS2（2）擴(kuò)展單元數(shù)（3）連接控制線（4）形成片選邏輯電路11.22【實例4-3】某半導(dǎo)體存儲器，按字節(jié)編址。其中，0000H～

07FFH為ROM區(qū)，選用EPROM芯片（2KB/片）；0800H～13FFH為RAM區(qū)，選用RAM芯片（2KB/片和1KB/片）。地址總線A15～A0（低）。給出地址分配和片選邏輯。S1.計算容量和芯片數(shù)ROM區(qū)：2KBRAM區(qū)：3KB存儲空間分配：S2.地址分配與片選邏輯先安排大容量芯片（放地址低端），再安排小容量芯片。便于擬定片