VHDL學(xué)習(xí)資料7

1、第六章是VHDL語言的描述風(fēng)格，通過結(jié)構(gòu)具體描述整個設(shè)計實體的邏輯功能。一般來說，結(jié)構(gòu)有四種不同的描述方式：行為、數(shù)據(jù)流或注冊RTL、結(jié)構(gòu)和混合。通過這四種不同的描述，VHDL從不同的方面描述了結(jié)構(gòu)的功能。前三個是最基本的描述，當(dāng)它們結(jié)合在一起時，它們就變成了一個混合的描述。全加器的輸入輸出關(guān)系，輸入輸出輸入輸出輸出輸出輸出0 000 001 01 00 10 11 01 00 10 11 01 01 10 10 10 10 10 10 10 10 10 11，全加器框圖，1。行為描述：結(jié)構(gòu)僅描述期望電路的功能或行為，即，在電路的輸入和輸出之間切換的行為，但是不包含用于實現(xiàn)這些功能的任何硬件結(jié)

2、構(gòu)信息，包括硬件電路的連接結(jié)構(gòu)、組件或其他功能單元的分層結(jié)構(gòu)等。圖書館。使用ieee.std_logic_1164.all。實體多路復(fù)用器21是標(biāo)準(zhǔn)邏輯中的端口(a，b，s:iny : OUt STD _ logic)；結(jié)束實體mux _ 21多路復(fù)用器21的結(jié)構(gòu)行為是開始處理(a，b，s)如果s=0則開始，然后y=1；ELSIF y=b；結(jié)束中頻；結(jié)束流程；終端架構(gòu)行為；示例：全加器(1位二進(jìn)制數(shù)全加器)LIBRARY基于全加器真值表的行為描述設(shè)計：使用電氣和電子工程師協(xié)會。標(biāo)準(zhǔn)邏輯1164。全部；實體全加器是端口(:標(biāo)準(zhǔn)邏輯中的x，y，c；總和，c_out :輸出標(biāo)準(zhǔn)_邏輯)；結(jié)束全加器；

3、全加器的結(jié)構(gòu)行為是開始，過程(x，y，c_in)變量n:整數(shù)：=0；常量總和_向量：標(biāo)準(zhǔn)_邏輯_向量(0至3):=“0101”；常數(shù)進(jìn)位向量：標(biāo)準(zhǔn)邏輯向量(0至3):=“0011”；如果x=1，則開始n :=n 1；結(jié)束中頻；如果y=1，則n :=n1；結(jié)束中頻；如果c_in=1，則n :=n1；結(jié)束中頻；- (0至3)和=和_向量(n)；sum _ vector的初始值為“0101”c _ out=進(jìn)位_ vector(n)；carry _ vector的初始值是“0011”end process；- (0到3)結(jié)束行為；I/o c _ in x y c _ out sum 0 000 00

4、0 1 01 00 01 01 11 01 00 10 10 10 10 10 10 10 11 11 1，數(shù)據(jù)流描述(RTL寄存器傳輸級別描述)數(shù)據(jù)流描述是描述信息流和信息處理以及模塊內(nèi)部和模塊之間的連接關(guān)系的一種簡潔而準(zhǔn)確的方法。數(shù)據(jù)流的描述類似于布爾方程，可以描述組合邏輯電路和時序邏輯電路。數(shù)據(jù)流描述通常通過并行賦值語句來實現(xiàn)。當(dāng)語句中任何輸入信號的值改變時，賦值語句被激活，大量的信息從這個描述中“流出”。反映輸入和輸出之間經(jīng)過一定邏輯運算后的數(shù)據(jù)傳輸，清晰地看到數(shù)據(jù)流出的方向、路徑和結(jié)果。圖書館電氣電子工程師學(xué)會；使用電氣和電子工程師協(xié)會。標(biāo)準(zhǔn)邏輯1164。全部；實體全加器是端口(:標(biāo)

5、準(zhǔn)邏輯中的x，y，c；總和，c_out :輸出標(biāo)準(zhǔn)_邏輯)；結(jié)束全加器；全加器的體系結(jié)構(gòu)數(shù)據(jù)流；和=異或輸入；c_out=(x和y) OR(s和c _ in)；結(jié)束數(shù)據(jù)流；結(jié)構(gòu)描述是指在多級設(shè)計中，高級設(shè)計可以調(diào)用低級設(shè)計模塊，或者直接使用門電路設(shè)計單元形成復(fù)雜的邏輯電路。使用結(jié)構(gòu)化描述方法將現(xiàn)有的設(shè)計結(jié)果應(yīng)用到新的設(shè)計中，可以大大提高設(shè)計效率。在結(jié)構(gòu)化描述中，建模的重點是端口及其互連關(guān)系。結(jié)構(gòu)化描述的建模步驟如下：(1)組件描述(2)組件實例化(3)組件配置組件描述用于描述本地接口；組件實例化是相對于其他組件放置組件；組件布局用于指定組件使用的設(shè)計實體。對于上圖給出的全加器的端口結(jié)構(gòu)，可以認(rèn)

6、為它由兩個半加法器和一個或門組成?；谏蠄D所示的結(jié)構(gòu)，可以寫出全加器的結(jié)構(gòu)化描述設(shè)計程序如下你好。例：全加器的結(jié)構(gòu)化描述圖書館。使用電氣和電子工程師協(xié)會。標(biāo)準(zhǔn)邏輯1164 .全部；實體半加法器是通用的(tpd:時間：=10納秒)；端口（標(biāo)準(zhǔn)邏輯中的1、2:總和，進(jìn)位：輸出標(biāo)準(zhǔn)_邏輯)；結(jié)束半加法器；半加法器的結(jié)構(gòu)行為是tpd之后的開始過程(1，2)開始和=1異或2；tpd后進(jìn)位=in1和in2結(jié)束流程；結(jié)束行為；- -半加器設(shè)計完畢，圖書館；使用電氣和電子工程師協(xié)會。標(biāo)準(zhǔn)邏輯1164 .全部；實體或門是通用的(tpd:時間：=10 ns)；端口（標(biāo)準(zhǔn)邏輯中的1、2:輸出1:輸出標(biāo)準(zhǔn)_邏輯)；結(jié)

7、束或門；或門的結(jié)構(gòu)在tpd后開始輸出1=1或2；結(jié)構(gòu)端；- -或門設(shè)計完畢，圖書館；使用電氣和電子工程師協(xié)會。標(biāo)準(zhǔn)邏輯1164 .全部；實體全加器是通用的(tpd:時間：=10 ns)；端口（標(biāo)準(zhǔn)邏輯中的x，y，c _ in:總和，c_out:輸出標(biāo)準(zhǔn)_邏輯)；結(jié)束全加器；全加器的結(jié)構(gòu)結(jié)構(gòu)是部件半加器端口（在標(biāo)準(zhǔn)邏輯中為1，2:總和，進(jìn)位：輸出標(biāo)準(zhǔn)_邏輯)；END COMPONENT元件或門端口（標(biāo)準(zhǔn)邏輯中的1，2:輸出1:輸出標(biāo)準(zhǔn)_邏輯)；END COMPONENT信號a、b、c:STD _ LOGIC對于u1，u2 :半加法器使用實體工作半加法器（行為)；對于u3:或_門，使用實體工程。或

8、門（結(jié)構(gòu))；BEGIN u1:半加法器端口映射(x，y，b，a)；u2:半加法器端口映射(c_in，b，sum，c)；u3: or_gate PORT MAP (c，a，c _ out)；結(jié)構(gòu)端；由上例可見，對于一個復(fù)雜的電子系統(tǒng)，可以將其分解為若干個子系統(tǒng)，每個子系統(tǒng)再分解成模塊，形成多層次設(shè)計。這樣，可以使更多的設(shè)計者同時進(jìn)行合作。在多層次設(shè)計中，每個層次都可以作為一個元件，再構(gòu)成一個模塊或系統(tǒng)，可以先分別仿真每個元件，然后再整體調(diào)試。所以說結(jié)構(gòu)化描述不僅是一種設(shè)計方法，而且是一種設(shè)計思想，是大型電子系統(tǒng)高層次設(shè)計的重要手段你好。混合描述風(fēng)格，在實際設(shè)計工作中，可以采用上述三種描述方式的任意組合，這就是混合描述你好。例：全加器的混合描述圖書館。使用電氣和電子工程師協(xié)會。標(biāo)準(zhǔn)邏輯1164 .全部；實體異或門是通用的(tpd:時間：=10 ns)；端口（標(biāo)準(zhǔn)邏輯中的1、2:輸出1:輸出標(biāo)準(zhǔn)_邏輯)；結(jié)束異或門；異或門的結(jié)構(gòu)行為是在tpd之后開始輸出1=1異或2；結(jié)束行為；圖書館。使用電氣和電子工程師協(xié)會。標(biāo)準(zhǔn)邏輯1164 .全部；實體全加器是通用的(tpd:時間：=10 ns)；端口（標(biāo)準(zhǔn)邏輯中的x，y，c _ in:總和，c_out:輸出標(biāo)準(zhǔn)_邏輯)；結(jié)束全加器；全加器的結(jié)構(gòu)混合是部件異或門端口（在標(biāo)準(zhǔn)邏輯中為1，2:輸出1:輸出標(biāo)準(zhǔn)_邏