邏輯電路的分析和設(shè)計(jì)-2.ppt

1、這部分研究要求熟悉組合邏輯電路的特點(diǎn)和常見形式；掌握組合電路分析和設(shè)計(jì)的基本方法；理解競(jìng)爭(zhēng)和冒險(xiǎn)的概念；掌握消除風(fēng)險(xiǎn)的基本方法。組合邏輯電路中，需要討論的兩個(gè)基本問題是“分析”和“設(shè)計(jì)”。所謂分析是一種已知的邏輯電路，它要求描述其工作特性或邏輯功能；與“分析”相反，所謂的設(shè)計(jì)是為了某些邏輯要求，這需要電路來實(shí)現(xiàn)它們?！霸O(shè)計(jì)”也叫“綜合”。組合邏輯電路的定義。如果一個(gè)邏輯電路在任何時(shí)候產(chǎn)生的穩(wěn)定輸出值只取決于當(dāng)時(shí)輸入值的組合，而與過去的輸入值無關(guān)，則該電路稱為“組合邏輯電路”。組合邏輯電路的上述特征與“時(shí)序邏輯電路”有關(guān)。簡(jiǎn)單邏輯門電路，實(shí)現(xiàn)與、或、非三種基本運(yùn)算的門電路稱為簡(jiǎn)單門電路。作為邏輯

2、門電路的邏輯符號(hào)，組合邏輯門是簡(jiǎn)單邏輯門在邏輯功能上的組合，提高了它的實(shí)際性能。常用的復(fù)合門有與非門、或非門、與門和異或門。邏輯門電路的邏輯符號(hào)有不同的表示符號(hào)，這只是習(xí)慣性的區(qū)別。這些只是習(xí)慣性的差異，邏輯門電路有不同的表示符號(hào)。這些只是習(xí)慣性的差異，邏輯功能的電路實(shí)現(xiàn)與實(shí)際的邏輯電路之間存在著對(duì)應(yīng)關(guān)系。然而，與非門、或非門、與或非門等在實(shí)際邏輯電路中被廣泛使用。因此，有必要對(duì)一般的函數(shù)表達(dá)式進(jìn)行適當(dāng)?shù)男问睫D(zhuǎn)換。邏輯功能由與非門實(shí)現(xiàn)。函數(shù)的最簡(jiǎn)單的“與或”表達(dá)式在第一步中獲得。在第二步中，它被轉(zhuǎn)換成“與非-與非”表達(dá)式。第三步，畫出與函數(shù)表達(dá)式對(duì)應(yīng)的邏輯電路圖。電路實(shí)現(xiàn)邏輯功能，所謂“與或公

3、式”的意思是“與”先“與”后“或”，即乘積之和，即標(biāo)準(zhǔn)操作程序。與或公式=乘積之和=標(biāo)準(zhǔn)操作程序=乘積之和，邏輯功能的電路實(shí)現(xiàn)，思考：如何將“與或公式”改為“與非與非”公式？方法是：增加兩層與非門，即取與非門兩次，求解：第一步：第二步：第三步：電路是兩級(jí)與非門電路。如果級(jí)數(shù)不受限制，電路可以進(jìn)一步簡(jiǎn)化。邏輯函數(shù)由“或非門”實(shí)現(xiàn)，在第一步中得到函數(shù)的最簡(jiǎn)單的“或-與”表達(dá)式。在第二步中，將其轉(zhuǎn)換為或非表達(dá)式。第三步，畫出與函數(shù)表達(dá)式對(duì)應(yīng)的邏輯電路圖。電路實(shí)現(xiàn)邏輯功能，所謂“或-與公式”是“或”先“與”，再“與”，即和的乘積，即POS。或與公式=和的乘積=位置=和的乘積，邏輯功能的電路實(shí)現(xiàn)，思考：

4、如何把“或與公式”變成“或非”？方法是：增加兩層否定，即取兩次否定，求解：第一步是：第二步是：第三步是用“與-或非”門實(shí)現(xiàn)邏輯函數(shù)，第一步是找到其反函數(shù)的最簡(jiǎn)單表達(dá)式。在第二步中，將上述公式的兩邊顛倒過來，變成“與或非”表達(dá)式。第三步，畫出與函數(shù)表達(dá)式對(duì)應(yīng)的邏輯電路圖。邏輯函數(shù)的電路實(shí)現(xiàn)，反函數(shù)的或公式可以通過卡諾圖中的0和1的變換得到，然后簡(jiǎn)化。例：用與門或或非門實(shí)現(xiàn)邏輯電路。F(A，B，C，D)=m(1，3，4，5，6，7，12，14)，解：第一步：第二步：第三步：用異或門實(shí)現(xiàn)邏輯函數(shù)，并在第一步中找到函數(shù)的最簡(jiǎn)單形式。第二步是將其轉(zhuǎn)換為異或表達(dá)式。第三步，畫出與函數(shù)表達(dá)式對(duì)應(yīng)的邏輯電路圖

5、。例：用異或門實(shí)現(xiàn)邏輯電路：f (a，b，c，d)=m (1，2，4，7，8，11，13，14)，解：第一步3360，從卡諾圖可以看出這個(gè)邏輯函數(shù)不能簡(jiǎn)化。第二步：=(a b) (c d) (a b) (c d)，=(a b) (c d)，=a b(c d)，第三步：可由“異或”門實(shí)現(xiàn)的電路，其卡諾圖在形式上有0-1個(gè)交替形式要得到“與非-與非公式”，取“與-或公式”；要得到“或非”，取“或和”；為了得到“與或”，把反函數(shù)的“與或”作為否定；異或的卡諾圖具有0-1交替的形式。分析的任務(wù)：根據(jù)給定的組合電路，寫出邏輯函數(shù)表達(dá)式，用它來描述其邏輯函數(shù)，確定輸入輸出之間的關(guān)系，必要時(shí)評(píng)估其設(shè)計(jì)的合理

6、性。分析的一般步驟：步驟1:寫出給定組合電路的邏輯函數(shù)表達(dá)式；第二步：簡(jiǎn)化邏輯函數(shù)表達(dá)式；第三步：根據(jù)簡(jiǎn)化的結(jié)果列出真值表；第4步：功能審查。組合邏輯電路分析，解決方案：簡(jiǎn)化：示例1:分析下圖中給出的組合電路。列出真值表，函數(shù)回顧，從真值出發(fā)，當(dāng)A，B和C取相同的值時(shí)，F(xiàn)為1，否則F為0。因此，該電路是一個(gè)“一致性判斷電路”。例2:分析下圖給出的組合電路。解決方案：1 .寫出邏輯表達(dá)式；2.簡(jiǎn)化。3.列出邏輯函數(shù)的真值表；4.對(duì)邏輯問題的評(píng)論；等效邏輯電路簡(jiǎn)介。設(shè)計(jì)任務(wù)：根據(jù)給定要求的書面描述或邏輯功能，找出在特定條件下用最少的邏輯門實(shí)現(xiàn)給定邏輯功能的方案，并繪制邏輯電路圖。設(shè)計(jì)的一般步驟：步

7、驟1:根據(jù)邏輯要求建立真值表；第二步：根據(jù)真值表寫出邏輯函數(shù)最小項(xiàng)的和表達(dá)式；步驟3:簡(jiǎn)化并轉(zhuǎn)換成適當(dāng)?shù)男问剑坏谒牟剑焊鶕?jù)表達(dá)式繪制邏輯電路圖；例1:假設(shè)有兩個(gè)整數(shù)，每個(gè)整數(shù)由兩個(gè)二進(jìn)制數(shù)組成，用X=x1x2，Y=y1y2表示。需要設(shè)計(jì)一種邏輯電路，通過與非門來區(qū)分XY。第一步是建立真值表，第二步是編寫邏輯表達(dá)式，這是推薦的表示法。在單輸出組合電路的設(shè)計(jì)中，上述公式成立，因?yàn)樗凶钚№?xiàng)之和為1。例1:假設(shè)有兩個(gè)整數(shù)，每個(gè)整數(shù)由兩個(gè)二進(jìn)制數(shù)組成，用X=x1x2，Y=y1y2表示。需要設(shè)計(jì)一個(gè)邏輯電路，通過與非門來判別XY。第三步是根據(jù)卡諾圖進(jìn)行簡(jiǎn)化，設(shè)計(jì)單輸出組合電路。第四步是畫一個(gè)邏輯電路圖。

8、例2:設(shè)計(jì)一個(gè)帶有與非門的三變量“多數(shù)表決電路”。解決方案：第一步：建立一個(gè)真值表；共有3個(gè)輸入表達(dá)式，分別由A、B和C表示，“同意”為1，“反對(duì)”為0。輸出是分辨率是否通過，用f表示，并將“通過”設(shè)為1，將“拒絕”設(shè)為0。第二步：寫出最小項(xiàng)之和的表達(dá)式；步驟3:簡(jiǎn)化并轉(zhuǎn)換成適當(dāng)?shù)男问?；第四步：畫一張邏輯圖。f (a，b，c)=m (3，5，6，7)，f (a，b，c)=ab acbc，例3:用與非門設(shè)計(jì)一個(gè)一位數(shù)范圍指示器，十進(jìn)制數(shù)用8421BCD碼表示，當(dāng)輸入大于4時(shí)，電路輸出為1，否則為0。第一步，建立真值表。8421BCD代碼中只使用了10個(gè)組合，剩下6個(gè)組合。邏輯表達(dá)式在第二步中編寫

9、，在第三步中簡(jiǎn)化，f (a，b，c，d)=m (5，6，7，8，9) d (10，11，12，13，14，15)，f (a，b，c，d)=a。采用偶校驗(yàn)原則。第一步是建立一個(gè)真值表。奇偶發(fā)生器的四位二進(jìn)制碼由B8、B4、B2和B1表示。輸出奇偶校驗(yàn)位由P表示，真值表也是如此。邏輯表達(dá)式在第二步中編寫，在第三步中簡(jiǎn)化，p (b8，B4，B2，B1)=m (1，2，4，7，8，11，13，14)，p (b8，B4，B2，B1)=b8b4b2b1，在第四步中繪制邏輯電路圖。輸血時(shí)獻(xiàn)血者和受血者的血型匹配如下：(1)同種血型可互換輸血；(2)抗體型受體可以接受任何血型輸入；(3)O型輸血者可以給任何血

10、型的受血者輸血。要求當(dāng)受體血型和供體血型符合要求時(shí)，綠色指示燈亮，否則紅色指示燈亮。多輸出組合電路的設(shè)計(jì)具有以下特點(diǎn)：(1)在實(shí)際應(yīng)用中較為普遍；(2)類似于“多目標(biāo)優(yōu)化”，每個(gè)個(gè)體的局部?jī)?yōu)化不一定導(dǎo)致整體優(yōu)化。(3)常用的方法是“查找公共項(xiàng)目”和“使用公共項(xiàng)目”。例1:設(shè)計(jì)一個(gè)一位半加法器。解決方案：第一步：建立真值表，完成一個(gè)“加數(shù)”和“加數(shù)”的相加，產(chǎn)生“標(biāo)準(zhǔn)和”和“進(jìn)位”到高位，這樣電路有兩個(gè)輸入，兩個(gè)“加數(shù)”和“加數(shù)”分別設(shè)為A和B；“標(biāo)準(zhǔn)和”和“進(jìn)位”到較高的位置分別是SH和CH。多輸出組合電路設(shè)計(jì)，步驟2:寫出最小項(xiàng)的表達(dá)式；步驟3:簡(jiǎn)化：根據(jù)卡諾圖這是最簡(jiǎn)單的。第四步：畫一個(gè)電

11、路圖，假設(shè)只提供原始變量，不提供逆變量，用與非門實(shí)現(xiàn)電路。“非逆變量輸入”是一個(gè)高級(jí)話題，感興趣的學(xué)生可以在課后自學(xué)。=AB，邏輯符號(hào)：示例2:設(shè)計(jì)一個(gè)一位全加器，它將完成從低位發(fā)送的一位“加數(shù)”、“加數(shù)”和“進(jìn)位”的加法，以生成“標(biāo)準(zhǔn)和”和“進(jìn)位”到高位，因此電路有三個(gè)輸入和兩個(gè)輸出。讓低位的“加數(shù)”、“加數(shù)”和“進(jìn)位”分別為Ai、Bi、Ci-1，高位的“標(biāo)準(zhǔn)和”和“進(jìn)位”分別為Si、Ci。第二步：寫出最小項(xiàng)的表達(dá)式；Si=m(1，2，4，7)，Ci=m(3，5，6，7)，第三步：簡(jiǎn)化并轉(zhuǎn)換成適當(dāng)?shù)男问剑蝗绻褂门c非門，則需要九個(gè)與非門和三個(gè)與非門。如果使用其他門電路，可以適當(dāng)?shù)剞D(zhuǎn)換輸出函數(shù)

12、表達(dá)式。第四步：畫一個(gè)電路圖，用半加法器實(shí)現(xiàn)：用半加法器實(shí)現(xiàn)：用與非門設(shè)計(jì)一個(gè)代碼轉(zhuǎn)換電路，將8421BCD代碼轉(zhuǎn)換成其余三個(gè)代碼。解決方案：第一步是建立真值表，第二步是編寫函數(shù)表達(dá)式；w (a，b，c，d)=m (5，6，7，8，9) d (10，11，12，13，14，15)，x (a，b，c，d)=m (1，2，3，4，15)第四步：繪制電路圖，多組輸出邏輯電路設(shè)計(jì)中的一個(gè)可選問題。在設(shè)計(jì)具有多個(gè)輸出函數(shù)的組合邏輯電路時(shí)，如果只孤立地獲得每個(gè)輸出函數(shù)的最簡(jiǎn)單表達(dá)式，然后畫出相應(yīng)的邏輯電路圖并放在一起，通常不可能保證整個(gè)邏輯電路最簡(jiǎn)單。因?yàn)檩敵龊瘮?shù)通常是相互關(guān)聯(lián)的，并且有一些共同的部分，所

13、以它們應(yīng)該被視為一個(gè)整體，而不應(yīng)該完全分開。實(shí)現(xiàn)這種電路最簡(jiǎn)單的關(guān)鍵是在簡(jiǎn)化函數(shù)時(shí)找出每個(gè)輸出函數(shù)的公共項(xiàng)，這樣就可以共享邏輯電路中的邏輯門，從而實(shí)現(xiàn)電路最簡(jiǎn)單的整體結(jié)構(gòu)。例如，f1 (a，b，c，d)=m (0，2，4，7，8，10，13，15) F2 (a，b，c，d)=m (0，1，2，5，6，7，8，10)您可以獲得更好的整體效果。在具有多個(gè)輸出的邏輯電路的設(shè)計(jì)中有一個(gè)替代問題，例如拾取五、九、三、七、九、地等等。當(dāng)將具有多個(gè)輸出的組合邏輯電路作為一個(gè)整體考慮時(shí)，可能不可能精確地找到全局最優(yōu)解。對(duì)此沒有非常有效的方法。這是一個(gè)數(shù)學(xué)問題。然而，盡管如此，這并不意味著我們可以放棄在電路設(shè)計(jì)

14、中尋求整體優(yōu)化的努力。一般來說，時(shí)間延遲對(duì)數(shù)字系統(tǒng)是有害的，它會(huì)降低系統(tǒng)的工作速度，還會(huì)導(dǎo)致競(jìng)爭(zhēng)和冒險(xiǎn)。換句話說，我們之前討論的邏輯電路的分析和設(shè)計(jì)是在“理想狀態(tài)”下進(jìn)行的。事實(shí)上，電信號(hào)從任意點(diǎn)通過任意路徑到達(dá)另一點(diǎn)需要一定的時(shí)間。我們稱之為時(shí)間延遲或簡(jiǎn)稱時(shí)間延遲，時(shí)間延遲的大小一般為納秒。一般來說，冒險(xiǎn)可以分為邏輯冒險(xiǎn)和功能冒險(xiǎn)。例如，與非門的延遲，邏輯電路的傳播延遲，邏輯危險(xiǎn)，1。傳輸延遲本身會(huì)導(dǎo)致邏輯風(fēng)險(xiǎn)，而邏輯門電路傳輸延遲引起的風(fēng)險(xiǎn)稱為邏輯風(fēng)險(xiǎn)。B，Y1，Y2，F(xiàn)1，當(dāng)多個(gè)信號(hào)通過不同路徑到達(dá)某一點(diǎn)時(shí)，會(huì)有時(shí)間差，這稱為競(jìng)爭(zhēng)。2.競(jìng)爭(zhēng)是邏輯冒險(xiǎn)的主要原因。電路在時(shí)間1和2有競(jìng)爭(zhēng)，輸

15、出F在時(shí)間2有短期誤差，也就是說，它有(邏輯)冒險(xiǎn)。通常，不產(chǎn)生冒險(xiǎn)的競(jìng)爭(zhēng)稱為非關(guān)鍵競(jìng)爭(zhēng)，而產(chǎn)生冒險(xiǎn)的競(jìng)爭(zhēng)稱為關(guān)鍵競(jìng)爭(zhēng)。在上例中，當(dāng)a從0變?yōu)?時(shí)，它可以被稱為非關(guān)鍵競(jìng)爭(zhēng)。邏輯冒險(xiǎn)的分類根據(jù)輸入改變前后輸出是否相等分為靜態(tài)和動(dòng)態(tài)，根據(jù)錯(cuò)誤輸出的極性分為“0型”和“1型”。因此，有“靜態(tài)類型0”、“靜態(tài)類型1”、“動(dòng)態(tài)類型0”和“動(dòng)態(tài)類型1”。當(dāng)“輸出正在改變”時(shí)的冒險(xiǎn)是一個(gè)動(dòng)態(tài)的冒險(xiǎn)(動(dòng)態(tài)的冒險(xiǎn)可以重復(fù)多次)；相反，它是“靜態(tài)冒險(xiǎn)”。形成下降脈沖稱為“類型0”，否則稱為“類型1”。檢查是否有變量x，它以原始變量和逆變量的形式出現(xiàn)在函數(shù)表達(dá)式中；1.代數(shù)方法：邏輯冒險(xiǎn)的判斷和識(shí)別，代數(shù)方法和卡諾

16、圖方法，冒險(xiǎn)。解決方案：變量A和C有競(jìng)爭(zhēng)條件，應(yīng)該分別檢查。檢查當(dāng)C改變時(shí)沒有風(fēng)險(xiǎn)。檢查當(dāng)B=C=1時(shí)，A的變化可能使電路承擔(dān)風(fēng)險(xiǎn)。第二，卡諾圖法，當(dāng)描述電路的邏輯函數(shù)為“與”或“或”時(shí)，卡諾圖可以用來判斷是否存在風(fēng)險(xiǎn)。該方法是觀察是否有一個(gè)“切線”卡諾圖，如果有，它可能導(dǎo)致風(fēng)險(xiǎn)。注意物理相切和邏輯相切。因此，當(dāng)BD=1時(shí)，C0，電路可能由于a1的變化而承擔(dān)風(fēng)險(xiǎn)。通過增加冗余項(xiàng)目來消除風(fēng)險(xiǎn)，這些項(xiàng)目應(yīng)該被消除，否則會(huì)影響電路的運(yùn)行。邏輯風(fēng)險(xiǎn)的消除，例如：通過添加冗余項(xiàng)來消除電路中的風(fēng)險(xiǎn)。解決方法：原電路的相應(yīng)函數(shù)表達(dá)式如下：根據(jù)定理，增加冗余項(xiàng)BC，2。在卡諾圖中加入卡諾圈以消除相切。添加慣性延遲鏈路，