數(shù)字電路 第四章組合邏輯.ppt

1、第四章組合邏輯電路,4.1概述 4.2組合邏輯電路分析與設(shè)計 4.3常用組合邏輯電路 4.4采用MSI設(shè)計組合邏輯電路 4.5組合邏輯電路競爭-冒險,4.1 概述,數(shù)字電路按其完成邏輯功能的不同特點，可劃分為組合邏輯電路和時序邏輯電路兩大類。,組合邏輯電路： 從邏輯上講，組合電路在任一時刻的輸出狀態(tài)僅由該時刻的輸入狀態(tài)決定，而與過去的輸入狀態(tài)無關(guān)。 從結(jié)構(gòu)上講，組合電路都是單純由邏輯門組成，且輸出不存在反饋路徑。,電路無記憶功能,向量函數(shù)形式： Y=F(A),邏輯圖、函數(shù)式或真值表均能描述組合邏輯電路，這里用函數(shù)式說明：,4.2組合邏輯電路分析與設(shè)計方法,組合邏輯電路分析：根據(jù)給定的邏輯電路圖

2、，歸納出該邏輯電路的邏輯功能。,組合邏輯電路的分析通常采用代數(shù)法，一般按照以下步驟進行： (1) 根據(jù)給定組合邏輯電路的邏輯圖，從輸入端開始，逐級推導出輸出 端的邏輯函數(shù)表達式； (2) 化簡輸出函數(shù)表達式，列出真值表； (3) 進行邏輯功能描述。,一、分析方法,圖4-2 異或電路邏輯圖,例4-1分析圖所示的組合邏輯電路。,解:(1)根據(jù)與非門的邏輯關(guān)系，寫出各輸出端表達式。,(2) 列真值表。,(3)歸納邏輯功能。 該電路為異或邏輯電路。,圖4-3 電路邏輯圖,例4-2分析圖所示的組合邏輯電路。,解:(1)由邏輯圖可得,(2)列真值表。,(3)由真值表可見，當三個輸入邏輯變量不同時，輸出為1

3、，為不一致電路。,二、設(shè)計方法,所謂的組合邏輯電路設(shè)計，就是根據(jù)給出的實際邏輯問題， 求出實現(xiàn)這一邏輯關(guān)系的最佳邏輯電路。,真值表,函數(shù)式,工程上的最佳設(shè)計，通常需要用多個指標去衡量，主要考慮的問題有以下幾個方面： 所用的邏輯器件數(shù)目最少，器件的種類最少，且器件之間的連線最少。這樣的電路稱“最小化”電路。 滿足速度要求，應(yīng)使級數(shù)最少，以減少門電路的延遲。 功耗小，工作穩(wěn)定可靠。,1.邏輯抽象，列出真值表。,找出輸入、輸出邏輯變量,由輸入輸出的因果關(guān)系寫真值表,編碼：定義變量值“0”“1“含義,2.寫出表達式。(K圖或公式法化簡),3.畫出邏輯圖。(注意將最簡式變換成要求的形式),組合邏輯電路設(shè)

4、計步驟如下：,例4-3有一火災報警系統(tǒng)，設(shè)有煙感、溫感和紫外光感三種不同類型的火災探測器。為了防止誤報警，只有當其中有兩種或兩種類型以上的探測器發(fā)出火災探測信號時，報警系統(tǒng)才產(chǎn)生報警控制信號，試設(shè)計產(chǎn)生報警控制信號的電路。,思路： 邏輯抽象：探測器的火災探測信號應(yīng)為電路的輸入，令A、B、C分別代表煙感、溫感和紫外光感三種探測器的探測信號，“1”表示有火災探測信號， “0”表示沒有火災探測信號； 最終是否產(chǎn)生報警信號為電路的輸出，設(shè)為F， “1”表示產(chǎn)生報警信號， “0”表示不產(chǎn)生報警信號。,(2) 由真值表列K圖并化簡得,解: (1)令A、B、C分別代表煙感、溫感和紫外光感的探測信號，“1”表

5、示有火災， “0”表示沒有火災，F(xiàn)為輸出，1表示報警，0不報警.可列真值表如下：,與或式：,b. 若采用與非器件，則變換成與非-與非表達式。,(3) a.若以與門和或門實現(xiàn)該邏輯電路,思考：若要求以或非門實現(xiàn)應(yīng)如何轉(zhuǎn)換？,例4-4人類有O、A、B、AB種基本血型，輸血者與受血者的血型必須符合圖示原則。試用與非門設(shè)計一血型關(guān)系檢測電路，用以檢測輸血者與受血者之間的血型關(guān)系是否符合圖示關(guān)系，如果符合，輸出為1，否則為0。,設(shè)計思路,依題意：輸血者的血型和受血者的血型都是輸入變量，二者之間的關(guān)系是否符合上述原則為輸出函數(shù)L。 編碼：血型有四種取值，要區(qū)分開需2位二進制編碼，則共有4個輸入邏輯變量。,

6、解:(1)依題意，以CD代表輸血者血型，EF代表受血者血型，作以下編碼,真值表:,(3) 將最簡與或表達式變換為與非與非式，畫邏輯圖。,(2)由真值表得K圖并化簡得,例4-5 用與非門實現(xiàn)函數(shù) F(A,B,C,D)=m(4,5,6,7,8,9,10,11,12,13,14),解 :(1) 作出卡諾圖，化簡求得最簡與或表達式。,化簡結(jié)果為：,變換為與非與非式：,(3)若不允許使用非門，則對結(jié)果進一步變換。,(2)畫出邏輯圖,圖4-2-8 例4-5邏輯圖,(a),邏輯電路如圖所示,與圖(a)相比，電路更簡單，但仍然不是最佳結(jié)果。,(4)進一步化簡函數(shù),邏輯電路如圖4-2-8(c)所示。該電路仍然是

7、級門結(jié)構(gòu)，只需要個與非門，顯然是實現(xiàn)該函數(shù)的最佳結(jié)果。,例4-6：某工廠有三條生產(chǎn)線，耗電分別為1號線10kW，2號線20kW，3號線30kW，生產(chǎn)線的電力由兩臺發(fā)電機提供，其中1號機20kW，2號機40kW。試設(shè)計一個供電控制電路，根據(jù)生產(chǎn)線的開工情況啟動發(fā)電機，使電力負荷達到最佳配置。,解：邏輯抽象,輸入變量： 13號生產(chǎn)線以A、B、C表示， 生產(chǎn)線開工為1，停工為0；,輸出變量： 12號發(fā)電機以Y1、Y2表示，發(fā)電機啟動為1，關(guān)機為0；,邏輯真值表,邏輯函數(shù)式,卡諾圖化簡,與或式：,與非與非式：,邏輯電路圖,與或式,與非與非式,4.3 若干常用組合邏輯電路,在數(shù)字系統(tǒng)中，有些邏輯電路是經(jīng)

8、常使用，一般做成MSI或SSI，包括加法器、編碼器、譯碼器、數(shù)據(jù)選擇器和奇偶校驗等,4.3.1 加法器,1一位加法器,半加器：不考慮低位進位將兩個一位二進制數(shù)A和B相加。,全加器：需考慮低位進位將兩個一位二進制數(shù)A和B相加。,1位全加器邏輯電路圖,串行進位加法器,CO,CO,B3,A3,CI,圖4-3-2 4位逐位進位加法器,由于每一位相加結(jié)果，必須等到低一位的進位產(chǎn)生以后才能建立，因此這種結(jié)構(gòu)也叫做逐位進位加法器。 串行進位加法器的特點是結(jié)構(gòu)簡單，最大缺點是運算速度慢。為了提高運算速度，必須減小或消除由于進位信號逐位傳遞所消耗的時間，采用超前進位加法器。,B2,A2,B1,A1,B0,A0,

9、CO,CI,CO,CI,CO,CI,F3,F2,F1,F0,在位全加器的基礎(chǔ)上，可以構(gòu)成多位加法電路。,超前進位加法器,邏輯圖,由位超前進位全加器邏輯電路可知，各位進位信號Y2、Y3、Y4只與兩個加數(shù)有關(guān)，是并行產(chǎn)生的，都只需要經(jīng)歷一級與非門和一級與或非門的延遲時間。超前進位加法器大大提高了運算速度。,位超前進位全加器集成電路有：CT54 283/CT74 283、CT54 S 283/CT74 S 283、CT54 LS 283/ CT74 LS 283、CC4008等。,4.3.2 編碼器,編碼：用二進制代碼表示信號、事物等過程稱為編碼。能完成編碼功能的電路稱為編碼器。,用二進制數(shù)碼表示十

10、進制數(shù)，叫做二十進制編碼(BCD)。,能識別輸入（請求編碼）信號的優(yōu)先級別，并進行編碼的邏輯部件稱為優(yōu)先編碼器。,根據(jù)編碼的概念，編碼器的輸入端子數(shù)N和輸出端子數(shù)n應(yīng)該滿足關(guān)系式：N2n。,概念,待編碼信號,二進制代碼,輸入：I0I7 8個高電平信號， 輸出：3位二進制代碼Y2Y1Y0。 故也稱為8線3線編碼器。,2.普通編碼器,用n位二進制代碼可對N2n個輸入信號進行編碼，輸出相應(yīng)的n位二進制代碼。,特點：輸入I0I7當中只允許一個輸入變量有效，即取值為1（高電平有效）。,三位二進制普通編碼器,3位二進制編碼器的真值表,邏輯表達式：,(利用無關(guān)項化簡),優(yōu)先編碼器：允許同時在n個輸入端有多個

11、輸入信號有效，編碼器按輸入線編號的大小來排列優(yōu)先級，只對同時輸入的多個信號中優(yōu)先權(quán)最高的一個進行編碼。,3優(yōu)先編碼器,設(shè)I7的優(yōu)先級別最高，I6次之，依此類推，I0最低。,3位二進制優(yōu)先編碼器的真值表,邏輯表達式：,圖4-3-9 8線-3線優(yōu)先編碼器 CT54148/CT74148邏輯符號,4常用中規(guī)模優(yōu)先編碼器,8線-3線優(yōu)先編碼器： CT54148/CT74148 CT54LS148/CT74LS148 CC4532 10線-4線優(yōu)先編碼器： CT54147/CT74147 CT54LS147/CT74LS147 CC40147,輸入信號（低電平有效）,選通使能信號（低電平有效）,選通輸出

12、端，低電平表示“電路工作，無編碼信號輸入”。,擴展輸出端，低電平表示“電路工作，有編碼信號輸入”。,功能表,輸出編碼。,邏輯圖,集成8線3線優(yōu)先編碼器74LS148,5.編碼器電路擴展應(yīng)用,輸入信號的連接；,級聯(lián)問題（芯片工作的優(yōu)先級）；,輸出信號的連接。,解：輸入信號 需用兩片,級聯(lián)問題,高優(yōu)先級,低優(yōu)先級,輸出信號,74LS148擴展的16線4線優(yōu)先編碼器,1.二進制譯碼,設(shè)二進制譯碼器的輸入端為n個，則輸出端為2n個，且對應(yīng)于輸入代碼的每一種狀態(tài)，2n個輸出中只有一個有效（為1或為0），其余全無效（為0或為1）。,2線4線譯碼器：,4.3.3 譯碼器,概念：譯碼是編碼的逆過程，將輸入的每

13、個二進制代碼賦予的含義“翻譯”過來，并給出相應(yīng)的輸出信號。具有譯碼功能的邏輯部件稱為譯碼器。,根據(jù)譯碼的概念，譯碼器的輸出端子數(shù)N和輸入端子數(shù)n之間應(yīng)該滿足關(guān)系式：N2n。,2線4線譯碼器真值表,邏輯函數(shù)：,2線4線譯碼器電路,3線-8線譯碼器,圖4-3-14 3線-8線譯碼器邏輯符號(74LS138),表4-3-6 3線-8線譯碼器功能表,控制門使能信號有效時，輸出邏輯表達式：,每個輸出對應(yīng)一個最小項,解：輸出信號,輸入信號和級聯(lián)問題,3線-8線譯碼器擴展,74LS138擴展的4線16線譯碼器,分析下圖譯碼器構(gòu)成的電路的邏輯功能：,寫表達式：,寫表達式：,功能描述：,此電路是1位加法器。A是

14、低位的進位CI，B、C是兩個加數(shù)，F(xiàn)1為加法器的和S，F(xiàn)2為加法器向高位的進位CO。,二進制譯碼器的應(yīng)用很廣，典型的應(yīng)用有以下幾種： 實現(xiàn)存儲系統(tǒng)的地址譯碼； 實現(xiàn)邏輯函數(shù)； 帶使能端的譯碼器可用作數(shù)據(jù)分配器。,. 4線-10線譯碼器（二十進制譯碼器）,BCD/DEC,Y0,Y1,Y2,Y3,A0,A1,1,2,0,1,2,3,圖4-3-15 4線-10線譯碼器邏輯符號,4,5,6,7,Y4,Y5,Y6,Y7,A2,4,表4-1-7 4線-10線譯碼器真值表,A3,8,8,9,Y8,Y9,4. 譯碼顯示電路的設(shè)計 （1）電路結(jié)構(gòu)（8421BCD譯碼顯示電路）,顯示器件輝光數(shù)碼管、七段熒光數(shù)碼管

15、、液晶顯示器,a.工作原理,圖4-3-18 七段字形,驅(qū)動各種顯示器件，從而將用二進制代碼表示的數(shù)字、文字、符號等翻譯成人們習慣的形式，并直觀地顯示出來的電路，稱為顯示譯碼器。,優(yōu)點：亮度高，響應(yīng)時間短； 缺點：工作電流大。,共陰極接法,b.顯示代碼概念,9的顯示代碼,圖4-3-19 七段顯示譯碼器邏輯符號,功能：將輸入的二十進制代碼轉(zhuǎn)換成十進制數(shù)碼對應(yīng)各段的驅(qū)動信號。,c.集成顯示譯碼器（7448）,測試燈輸入端LT：低電平有效。當LT=0時，數(shù)碼管七段全亮,與輸入的譯碼信號無關(guān)。用于測試數(shù)碼管的好壞。,滅燈輸入、滅零輸出端BI/RBO。此端可以作輸入端，也可以作輸出端。作輸入端使用時，如果

16、BI=0時，數(shù)碼管七段全滅，與譯碼輸入無關(guān)。作輸出端使用時，受控于RBI和LT。當RBI=0，LT=1，且輸入為0的二進制碼0000時，即實現(xiàn)“滅零”時，RBO輸出低電平，即RBO=0，用以指示該片正處于滅零狀態(tài)。,表4-3-8 七段顯示譯碼器功能表,概念：能完成比較兩個數(shù)字的大小或是否相等的各種邏輯功能電路統(tǒng)稱為數(shù)值比較器。,4.3.5 數(shù)值比較器,位數(shù)值比較器,COMP,圖4-3-22 數(shù)值比較器通用邏輯符號,根據(jù)電路寫表達式：,根據(jù)表達式列寫數(shù)值比較器的真值表：,表4-3-9 圖4-3-23所示電路真值表,集成位數(shù)值比較器,多位數(shù)值比較器是由高位開始比較，逐位進行。對于集成數(shù)值比較器，設(shè)

17、置有級聯(lián)信號輸入端，接收來自低位比較器的輸出結(jié)果。若比較器的各位比較結(jié)果都相等，最終結(jié)果取決于級聯(lián)信號輸入。,圖4-3-25 4位數(shù)值比較器邏輯符號,COMP,A0,A1,A2,AB,AB,AB,0,3,P,FAB,FAB,A3,B0,B1,B2,0,3,Q,B3,PQ,PQ,PQ,FAB,在單獨使用或作為最低位片使用時，為了不影響比較結(jié)果，低位片級聯(lián)輸入AB、AB應(yīng)置，A=B置。,表4-3-10 4位數(shù)值比較器真值表,FAB,FAB,FAB,1,圖4-3-26 4位數(shù)值比較器擴展成8位數(shù)值比較器,數(shù)值比較器的位數(shù)擴展,(1) 級聯(lián)擴展,由圖可見，低位的比較結(jié)果作為高位的條件。級聯(lián)擴展法結(jié)構(gòu)簡

18、單，但運算速度低。,(2) 并聯(lián)擴展,COMP 0,0,3,P,Q,PQ,PQ,0,3,COMP 4,A3,PQ,PQ,B3,0,0,1,A2,B2,A1,B1,A0,B0,PQ,COMP 1,0,3,P,Q,PQ,PQ,0,3,COMP 2,0,3,P,Q,PQ,PQ,0,3,COMP 3,0,3,P,Q,PQ,PQ,0,3,圖4-3-26 并聯(lián)方式擴展數(shù)值比較器的位數(shù),并聯(lián)擴展采用兩級比較法，各組的比較是并行進行的，因此運算速度比級聯(lián)擴展快。,數(shù)據(jù)選擇器又稱多路選擇器(Multiplexer, 簡稱MUX)。每次在地址輸入的控制下，從多路輸入數(shù)據(jù)中選擇一路輸出，其功能類似于一個單刀多擲開關(guān)

19、。,數(shù)據(jù)選擇器示意圖,4.3.6 數(shù)據(jù)選擇器,功能描述：選擇多個輸入通道中的任意一路信號傳送到輸出端，作為輸出信號。,特點：在某一時刻，N 個輸入端中只允許有個輸入信號被選擇作為輸出信號；輸入信號的選擇是通過數(shù)據(jù)選擇端（地址端）的二進制代碼來進行的。顯然，數(shù)據(jù)選擇端子的數(shù)目 n 應(yīng)該滿足N2n的關(guān)系。,圖4-3-27 數(shù)據(jù)選擇器通用邏輯符號,1、4選1數(shù)據(jù)選擇器,功能表,工作時：,4選1數(shù)據(jù)選擇器電路圖,2.雙4選1數(shù)據(jù)選擇器74LS153,公共的 地址輸入端,獨立的數(shù)據(jù)輸入端和輸出端,選通控制端,根據(jù)邏輯圖及傳輸門的工作特點，寫出函數(shù)表達式：,可見，通過A1A0的種組合，可以從D3D0路輸入

20、數(shù)據(jù)中選擇路送到輸出端，從而實現(xiàn)了數(shù)據(jù)選擇的功能。,3. 8選1數(shù)據(jù)選擇器CT54S151/CT74S151,MUX,S,A0,A1,A2,D0,D1,D2,D3,D4,D5,D6,D7,0,2,0,1,2,3,4,5,6,7,G,0,7,Y,Y,圖4-3-30 8選1數(shù)據(jù)選擇器邏輯符號,EN,表4-3-12 8選1數(shù)據(jù)選擇器真值表,8選1數(shù)據(jù)選擇器的邏輯表達式：,MUX,S,A0,A1,A2,D0,D1,D2,D3,D4,D5,D6,D7,0,2,0,1,2,3,4,5,6,7,G,0,7,Y,Y,圖4-3-30 8選1數(shù)據(jù)選擇器邏輯符號,EN,CT54S151/CT74S151是互補輸出的

21、8選1數(shù)據(jù)選擇器。,MUX,A0,A1,D0,D1,D2,D3,0,1,0,1,2,3,G,0,3,0,1,2,3,EN,EN,D4,D5,D6,D7,A2,4數(shù)據(jù)選擇器的功能擴展,圖4-3-31 由CT74153雙4選1數(shù)據(jù)選擇器組成8選1數(shù)據(jù)選擇器,(1) 雙4選1數(shù)據(jù)選擇器擴展為8選1數(shù)據(jù)選擇器,合理地利用數(shù)據(jù)選擇器的選通端，可以實現(xiàn)功能擴展。,(2) 8選1數(shù)據(jù)選擇器擴展為32選1數(shù)據(jù)選擇器,EN,0 7,2,G,0,7,MUX,Y,0,EN,0 7,2,G,0,7,MUX,Y,0,EN,0 7,2,G,0,7,MUX,Y,0,EN,0 7,2,G,0,7,MUX,Y,0,圖4-3-3

22、1 8選1擴展成32選1的一種結(jié)構(gòu),奇偶校驗：在信息碼之后，加一位校驗碼位，使碼組中1的碼元個數(shù)為奇數(shù)或偶數(shù)。若有一位由變?yōu)榛蛴勺優(yōu)椋瑒t碼組中的碼元數(shù)的奇偶性不符原先約定，因而能檢測出有一位差錯。 有奇偶校驗能力及能產(chǎn)生校驗奇偶碼的電路稱為奇偶檢驗/產(chǎn)生電路。,4.3.7奇偶產(chǎn)生/校驗電路,概念,2、4位奇偶校驗器,3、 8位奇偶校驗器,多變量異或運算 在多變量異或運算中，若“1”的個數(shù)為奇數(shù)，則結(jié)果為“1”；若“1”的個數(shù)為偶數(shù)，則結(jié)果為“0”，與變量為“0”的個數(shù)無關(guān)。 異或門相當于模2加運算。,表4-1-13 9位奇偶產(chǎn)生器/校驗器真值表,FEV,FOD,G3 (EVEN),G4 (OD

23、D),EVEN,ODD,A,B,C,D,E,F,G,H,2k,=,=,若輸入中的個數(shù)為偶數(shù)，則,若輸入中的個數(shù)為奇數(shù)，則,4,3,3,4,圖4-1-33 8位奇偶產(chǎn)生器/校驗器(CT54180/CT74180)的邏輯符號,4集成的8位奇偶產(chǎn)生器/校驗器,5奇偶校驗器的應(yīng)用,EVEN,ODD,A,B,C,D,E,F,G,H,2k+1,EVEN,ODD,A,B,C,D,E,F,G,H,2k+1,1,D0,D7,D0,D7,FOD,FOD,FEV,1,圖4-1-34 奇偶校驗系統(tǒng),奇數(shù)產(chǎn)生器。若輸入中有奇數(shù)個1，則FOD=0；反之FOD=1。,奇數(shù)校驗器。若傳輸正確，則FOD=1，F(xiàn)EV=0；否則相

24、反。,4.4 單元級組合邏輯電路的設(shè)計和分析方法,以模塊化的組合邏輯單元電路為主構(gòu)成的組合邏輯電路稱為單元級組合邏輯電路。, 進行邏輯抽象，列出邏輯真值表。 根據(jù)真值表，寫出相應(yīng)的邏輯函數(shù)表達式。 將邏輯函數(shù)表達式變換為適當?shù)男问?，以滿足組合邏輯單元電路芯片的輸入、輸出要求。 根據(jù)變換的邏輯函數(shù)表達式畫出邏輯電路連接圖。 （切記：組合邏輯單元電路的附加控制端的連接?。?一、單元級組合邏輯電路的設(shè)計方法,分析過程一般按下列步驟進行： ,1.用譯碼器設(shè)計組合邏輯電路,寫出函數(shù)的標準與或表達式（最小項之和），并變換為與非-與非形式 ；,畫出用二進制譯碼器和與非門實現(xiàn)這些函數(shù)的接線圖。,n線2n線譯碼

25、器有2n個代碼組合，包含了n變量函數(shù)的全部最小項。當譯碼器的使能端有效時，每個輸出（一般為低電平輸出）對應(yīng)相應(yīng)的最小項,即 。因此只要將函數(shù)的輸入變量加至譯碼器的地址輸入端，并在輸出端輔以少量的門電路，便可以實現(xiàn)邏輯函數(shù)。,一般步驟：,例：試利用3線8線譯碼器74LS138設(shè)計一個多輸出的組合邏輯電路。輸出的邏輯函數(shù)式為：,解：最小項之和形式,化為與非與非式,畫邏輯電路,例：試利用3線8線譯碼器產(chǎn)生一組多輸出邏輯函數(shù)。,解：當S=1時，3線8線譯碼器各輸出端的函數(shù)式為：, 將Z1Z4化為最小項之和的形式：, 經(jīng)轉(zhuǎn)換得：, 畫邏輯圖,2.用數(shù)據(jù)選擇器設(shè)計組合邏輯電路,因為任何組合邏輯函數(shù)總可以用

26、最小項之和的標準形式構(gòu)成。所以，利用數(shù)據(jù)選擇器的輸入Di來選擇地址變量組成的最小項mi，可以實現(xiàn)任何所需的組合邏輯函數(shù)。,如果一個MUX的地址變量個數(shù)為n，則對這個2n選1的MUX的輸出具有標準與或表達式的形式。,若組合邏輯函數(shù)的輸入變量為K個，MUX的地址變量為n個，則有三種情況：Kn、Kn、Kn。, Kn,例：試用4選1數(shù)據(jù)選擇器74LS153實現(xiàn)如下邏輯函數(shù)的組合邏輯電路。,解：邏輯函數(shù)變形為最小項之和形式,比較可得：,D0=0，D1=1，D2=1，D3=1, Kn （Kn+1）,例：試用4選1數(shù)據(jù)選擇器74LS153實現(xiàn)如下邏輯函數(shù)的組合邏輯電路。,解：邏輯函數(shù)變形為最小項之和形式,比

27、較可得：當 A1A0AB 時，,選地址A1A0=AB,練習：試用4選1數(shù)據(jù)選擇器74LS153實現(xiàn)如下邏輯函數(shù)的組合邏輯電路。, Kn,例：試用8選1數(shù)據(jù)選擇器74LS151實現(xiàn)如下邏輯函數(shù)的組合邏輯電路。,解：邏輯函數(shù)變形為最小項之和形式,比較可得： A2=0，A1=A，A0=B,D0=0，D1=1，D2=1，D3=0,D4=D5=D6=D7=0,3.用加法器設(shè)計組合邏輯電路,例：試用4位超前進位加法器74LS283構(gòu)成4位減法器。,解：設(shè)被減數(shù)為A3A2A1A0，減數(shù)為B3B2B1B0。由二進制運算法則可知，A3A2A1A0減去B3B2B1B0等于A3A2A1A0加上B3B2B1B0的補碼

28、。而補碼等于反碼加1。故B3B2B1B0的補碼可以利用非門求B3B2B1B0的反碼，利用低位進位輸入端CI接1實現(xiàn)B3B2B1B0的反碼加1。,例：設(shè)計一個能將BCD代碼轉(zhuǎn)換為余3代碼的代碼轉(zhuǎn)換器。,解：列出代碼轉(zhuǎn)換電路的邏輯真值表：,可得： Y3Y2Y1Y0=DCBA+ 0011,二、單元級組合邏輯電路的分析方法,1.以譯碼器、數(shù)據(jù)選擇器為核心的組合邏輯電路, 寫出邏輯表達式； 列出真值表； 分析電路的邏輯功能。,2.以優(yōu)先編碼器、超前進位加法器、數(shù)值比較器為核心的組合邏輯電路, 列出邏輯真值表； 分析電路的邏輯功能。,例：分析下圖電路的邏輯功能。,解：邏輯表達式,邏輯真值表,功能分析,此電

29、路是1位加法器。A是低位的進位CI，B、C是兩個加數(shù)，Y1為加法器的和S，Y2為加法器向高位的進位CO。,例：分析下圖電路的邏輯功能。,4位加法器,4位數(shù)值比較器,解：邏輯真值表,分析： 當D3D09時，Y（AB）0，Y3Y0等于D3D0，即為十進制數(shù)的09； 當D3D09時，Y（AB）1，則加法器將D3D0 加上6，Y3Y0就等于調(diào)整后的十進制數(shù)的個位，同時CO1表示十進制數(shù)的十位。,結(jié)論： 此電路是將4位二進制數(shù)D3D0轉(zhuǎn)化為十進制數(shù)的8421BCD碼的電路。,4.5 組合邏輯電路中的競爭與冒險,一、競爭與冒險現(xiàn)象,在組合電路中，某一輸入變量經(jīng)不同途徑傳輸后，由于門電路的傳輸延遲時間的不同

30、，則到達電路中某一會合點的時間有先有后，這種現(xiàn)象稱為競爭。,由于競爭而使電路輸出出現(xiàn)不符合門電路穩(wěn)態(tài)下的邏輯功能的現(xiàn)象，即出現(xiàn)了尖峰脈沖（毛刺），這種現(xiàn)象稱為冒險。,正脈沖“1”型冒險,AB,當B=C=1時，,注意：競爭的存在不一定都會產(chǎn)生冒險（毛刺）。,由于不同的傳輸路徑的門電路的延遲造成的競爭 自競爭。,負脈沖“0”型冒險,由于門電路的兩個輸入信號同時向相反的電平跳變時有時間差造成的競爭 互競爭。,一個變量以原變量和反變量出現(xiàn)在邏輯函數(shù)F中時，則該變量是具有競爭條件的變量。如果消去其他變量（令其他變量為0或1），留下具有競爭條件的變量， 若函數(shù)出現(xiàn) 則產(chǎn)生負的尖峰脈沖的冒險現(xiàn)象，“0”型冒

31、險； 若函數(shù)出現(xiàn) 則產(chǎn)生正的尖峰脈沖的冒險現(xiàn)象，“1”型冒險。,二、競爭冒險現(xiàn)象的檢查方法,1. 代數(shù)識別法,例：用代數(shù)識別法檢查競爭冒險現(xiàn)象。,解：A是具有競爭條件的變量。,例：用代數(shù)識別法判斷電路是否存在冒險現(xiàn)象。,解：A和C是具有競爭條件的變量。,變量C不存在冒險現(xiàn)象。,如果兩卡諾圈相切，而相切處又未被其它卡諾圈包圍，則可能發(fā)生冒險現(xiàn)象。 如圖，圖上兩卡諾圈相切，當輸入變量ABC由011變?yōu)?11時，Y從一個卡諾圈進入另一個卡諾圈，若把圈外函數(shù)值視為0，則函數(shù)值可能按 1- 0 -1 變化，從而出現(xiàn)毛刺。,2. 卡諾圖識別法,毛刺很窄，因此常在輸出端對地并接濾波電容C，或在本級輸出端與下級輸入端之間，串接一個積分電路，可將尖峰脈沖消除。但C或R、C的引入會使輸出波形邊沿變斜，故參數(shù)要選擇合適，一般由實驗確定。,三、競爭冒險現(xiàn)象的消除,1. 接入濾波電容法,加濾波電路排除冒險,毛刺僅發(fā)生在輸入信號變化的瞬間，因此在這段時間內(nèi)先將門封鎖，待電路進入穩(wěn)態(tài)后，再加選通脈沖使輸出門電路開門。這樣可以抑制尖峰脈沖的輸出。該方法簡單易行，但選通信號的作用時間和極性等一定要合適。,2. 引入選通脈沖法,利用選通脈沖克服