第4章數(shù)字電子電路的基礎(chǔ)實(shí)驗(yàn)(以天煌數(shù)電實(shí)驗(yàn)箱為平臺(tái)).ppt

1、第4章數(shù)字電子電路的基礎(chǔ)實(shí)驗(yàn)(以天煌電子實(shí)驗(yàn)箱為平臺(tái))， 實(shí)驗(yàn)4. 1 CMOS集成門邏輯功能的測(cè)試實(shí)驗(yàn)4. 2 TTL集成門邏輯功能的測(cè)試實(shí)驗(yàn)4. 3集成邏輯門電路的連接和驅(qū)動(dòng)實(shí)驗(yàn)4. 4組合邏輯電路的設(shè)定修正和測(cè)試實(shí)驗(yàn)4. 5解碼器和LED代碼管顯示實(shí)驗(yàn)4. 6數(shù)據(jù)選擇器及其應(yīng)用實(shí)驗(yàn)4. 7觸發(fā)器8計(jì)數(shù)器及其應(yīng)用實(shí)驗(yàn)4. 9移位寄存器及其應(yīng)用實(shí)驗(yàn)4. 10 555時(shí)間軸電路及其應(yīng)用實(shí)驗(yàn)4. 11 D/A、A/D轉(zhuǎn)換器及其應(yīng)用實(shí)驗(yàn)4. 12電子秒表實(shí)驗(yàn)4. 13 GAL器件的一般設(shè)定修正過程和編程設(shè)定修正例實(shí)驗(yàn)4. 14 GAL 二、實(shí)驗(yàn)原理(1) CMOS集成電路是由n溝道MOS晶體管和p

2、溝道MOS晶體管組合而成的性能優(yōu)異的集成電路。 CMOS集成電路的主要優(yōu)點(diǎn)是：功耗低。 其靜態(tài)工作電流為10 -9 A級(jí)，是當(dāng)前所有數(shù)字集成電路中最低的，TTL器件的功耗遠(yuǎn)大。 高輸入阻抗。 通常大于100，遠(yuǎn)遠(yuǎn)高于TTL裝置的輸入阻抗。 返回下一頁，實(shí)驗(yàn)4. 1 CMOS集成柵電路的邏輯功能的測(cè)試接近理想的傳輸特性，由于輸出高電平達(dá)到電源電壓的99. 9%以上，低電平達(dá)到電源電壓的0. 1%以下，所以輸出邏輯電平的振幅大，噪聲容限高。 電源電壓范圍寬。 在3 18 V的電壓下正常工作。 因?yàn)橛泻芨叩妮斎胱杩埂?驅(qū)動(dòng)電流小到約0. 1 A，輸出電流在5 V電源下約為500 A，遠(yuǎn)遠(yuǎn)小于TTL電

3、路，要求用該電流驅(qū)動(dòng)同種柵極電路，其扇出系數(shù)變得非常大。 在一般的低頻時(shí)，不需要考慮扇出系數(shù)，但是，在高頻時(shí)，后級(jí)邏輯門的輸入電容成為主負(fù)載，為了降低其扇出能力，在高頻工作時(shí)，CMOS電路的扇出系數(shù)一般取1020。 上頁，下頁，門，實(shí)驗(yàn)4. 1 CMOS集成門邏輯功能的測(cè)試，(2) CMOS門邏輯功能。 CMOS和TTL電路的內(nèi)部結(jié)構(gòu)不同，但74HC x x系列芯片和74LS x x系列芯片的邏輯功能完全相同，引腳也完全相同，可以直接替換。 本實(shí)驗(yàn)測(cè)試與門CC4081、或門c4071、與門CC4011和或門c4001的邏輯功能。 (3)CMOSNAND門的主要?dú)垔W儀表(參照主教材數(shù)字邏輯電路)

4、 (4) CMOS電路的使用規(guī)則： UDD連接到電源正極，USS連接到電源負(fù)極(通常接地)，不可反向連接。 C C4000系列的電源容許電壓選定為3 18 V，實(shí)驗(yàn)中一般要求使用5 15 V。 所有的輸入端子都不能懸浮在空中。 空閑輸入端的處理方法：前頁、后頁、返回、實(shí)驗(yàn)4. 1 CMOS集成門邏輯功能的測(cè)試運(yùn)行頻率不高的電路允許輸入端的并行使用。 輸出端子不能直接與UDD或USS連接。 有損壞設(shè)備的危險(xiǎn)。 安裝電路，變更電路的連接和插拔時(shí)，請(qǐng)切斷電源，嚴(yán)禁帶電操作。 焊接、測(cè)試、保管時(shí)的注意事項(xiàng)：電路收納在導(dǎo)電性容器中，有良好的靜電屏蔽，焊接時(shí)必須切斷電源，焊錫烙鐵盒必須良好地接地，或者拔掉

5、焊錫烙鐵，用其馀熱量焊接的所有測(cè)試機(jī)器都必須良好地接地、前頁、后頁、門、實(shí)驗(yàn)4. 1 CMOS集成門電路邏輯功能測(cè)試，三、實(shí)驗(yàn)設(shè)備和器件5 V直流電源。 雙跡示波器。 連續(xù)脈沖源。 邏輯電平開關(guān)。 邏輯電平指示器。 直流數(shù)字電壓校正。 直流納米。 直流千分尺。CC4011，CC4001，CC4071， CC4081、電位計(jì)100 k、電阻1k4、實(shí)驗(yàn)內(nèi)容1.cmosandnotcc4011殘奧儀表測(cè)試(1)對(duì)1)cc4011andnot的ICCL、ICCH、ICCH進(jìn)行測(cè)試(2) 測(cè)試cc4011nor門的傳輸特性(兩個(gè)輸入端分別與輸入信號(hào)直接連接邏輯高電平)，前頁，后頁，進(jìn)而實(shí)驗(yàn)4. 1 C

6、MOS集成門電路的邏輯功能測(cè)試，(將CC4011三個(gè)門與振蕩器耦合，用示波器CMOS的每一個(gè)門電路的邏輯功能驗(yàn)證NAND門CC4011、and門CC4081、or門CC4071和nor門G 04001的邏輯功能，并確定它們是否合格。 在例：測(cè)試圖4-1所示的CC4011時(shí)，選擇某14P插口，插入到被測(cè)試芯片中，其輸入端a、b連接到邏輯交換機(jī)的輸出插口，其輸出端y連接到邏輯電平顯示器的輸入插口，啟動(dòng)邏輯電平開關(guān)，各門的邏輯功能、前頁、后頁、門、實(shí)驗(yàn)4. 1 CMOS集成門邏輯功能的測(cè)試、3 .觀察由NAND門、and門、NAND門產(chǎn)生的脈沖的控制作用的NAND門CC4011如圖4-2 (a )、

7、(b )那樣布線，然后連續(xù)五、實(shí)驗(yàn)報(bào)告書(1)整理實(shí)驗(yàn)結(jié)果，用坐標(biāo)紙繪制傳遞特性曲線。 (2)根據(jù)實(shí)驗(yàn)結(jié)果，寫出各門電路的邏輯公式，判斷被測(cè)試電路的功能是否良好。上一頁，上一頁，實(shí)驗(yàn)4. 2 TTL集成門電路的邏輯功能的測(cè)試，一、實(shí)驗(yàn)?zāi)康?1)掌握TTL集成和逆變器的邏輯功能的測(cè)試方法(2)掌握TTL器件的使用規(guī)則(3)對(duì)數(shù)字電路的實(shí)驗(yàn)裝置的結(jié)構(gòu)、基本功能、使用方法進(jìn)一步熟悉二、實(shí)驗(yàn)設(shè)備和器件5V直流電源。 邏輯電平開關(guān)。 邏輯電平指示器。 直流數(shù)字電壓校正。 直流納米。 直流千分尺。 74ls 20x 2，1 k，10 k電位器，200電阻器(0. 5 W )。下一頁，換句話說，實(shí)驗(yàn)4. 2

8、 TTL集成門邏輯功能的測(cè)試，三、實(shí)驗(yàn)原理本實(shí)驗(yàn)采用雙四輸入NAND門74LS20，一個(gè)集成塊內(nèi)包含兩個(gè)相互獨(dú)立的NAND門，每個(gè)NAND門有四個(gè)輸入端。 其內(nèi)部邏輯電路圖、符號(hào)及引線列分別示于圖4-3 (a )、(b )、(c )。 1.NAND門的邏輯功能NAND門的邏輯功能是：輸入端子中的一個(gè)以上為低電平時(shí)，輸出端子為高電平時(shí)，輸入端子全部為高電平時(shí)，輸出端子為低電平(即“0”為“1”，全部為“1”為“0”的邏輯式是333660 ) ICCL是指當(dāng)所有輸入端都懸空，輸出端為空時(shí)，向設(shè)備供給電源的電流。 ICCH是指輸出端為空載，每個(gè)柵極有一個(gè)以上的輸入端接地，其合法輸入端懸空，電源向設(shè)備

9、供給的電流。 通常，ICCL ICCH表示設(shè)備的靜態(tài)功耗的大小。 設(shè)備的最大功耗是PCCL=UCC ICCL。 文檔中的電源電流和功耗值是指整個(gè)設(shè)備的總電源電流和總功耗。 ICCL和ICCH的測(cè)試電路分別如圖4-4 (a )、(b )所示。 注意：TTL電路對(duì)電源電壓的要求很嚴(yán)格，電源電壓UCC只能在5 V之間的10%范圍內(nèi)工作，超過5. 5 V時(shí)損壞設(shè)備小于4. 5 V的設(shè)備的邏輯功能不正常。前頁、后頁、門、實(shí)驗(yàn)4. 2 TTL集成門電路的邏輯功能的測(cè)試、(2)低電平輸入電流IiL和高電平輸入電流IiH。 所謂IiL，是指被測(cè)量輸入端接地，其偽輸入端懸空，輸出端為空時(shí)從被測(cè)量輸入端流出的電流

10、值。 在多級(jí)柵極電路中，IiL在前級(jí)柵極輸出低電平時(shí)，相當(dāng)于流入后級(jí)的前級(jí)柵極的電流，所以直接影響前級(jí)柵極的柵極電流負(fù)載能力、即前級(jí)柵極的帶負(fù)載的個(gè)數(shù)，所以優(yōu)選IiL較小。IiH是指，被測(cè)量輸入端與高電平連接，其偽輸入端接地，輸出端為空載時(shí)流過被測(cè)量輸入端的電流值。 在多級(jí)柵極電路中，相當(dāng)于前級(jí)柵極輸出高電平時(shí)的前級(jí)柵極的拉電流負(fù)載，其大小與前級(jí)柵極的拉電流負(fù)載能力有關(guān)，優(yōu)選IiH較小。 IiH小，測(cè)量困難，一般避免測(cè)試。 IiL和IiH的測(cè)試電路如圖4-4 (c )、(d )所示。 上頁，下頁，門，實(shí)驗(yàn)4. 2 TTL集成門邏輯功能的測(cè)試，(3)扇出系數(shù)No。 扇出系數(shù)No是柵極電路能夠驅(qū)動(dòng)

11、同種柵極的個(gè)數(shù)，是測(cè)定柵極電路的帶負(fù)荷能力的一個(gè)殘奧儀表，在TTL和反相柵極中，具有柵極電流負(fù)荷和拉電流負(fù)荷這兩個(gè)性質(zhì)的負(fù)荷，因此低電平扇出系數(shù)NoL和高電平風(fēng)扇由于通常是IiH NoL，所以通常將NoL作為柵極的扇出系數(shù)。 NoL的測(cè)試電路如圖4-5所示，柵極的輸入端全部懸空，在輸出端流過電流負(fù)載RL，調(diào)節(jié)RL使IoL增大，與此相伴，UoL變高，UoL達(dá)到UoLm (手動(dòng)規(guī)定的低電平規(guī)范值為0. 4 V )時(shí)的IoL uo=f(ui )被稱為柵極的電壓傳遞特性，從而使柵極電路的重要的殘奧儀表，例如輸出高電平UoH、輸出低電平UoL、門關(guān)閉電平UOff、門打開電平UON、灰度值電平UT及抗噪聲

12、容限UNL、UNH等測(cè)試電路測(cè)量每個(gè)點(diǎn)的Ui和Uo并繪制曲線，如圖4-6所示調(diào)整每個(gè)點(diǎn)的測(cè)試方法，即，RW。 (5)平均傳輸延遲時(shí)間tpd。 tpd是測(cè)量選通電路的開關(guān)速度的殘奧儀表，如圖4-7所示，是指從輸出波形的邊緣的0. s Um到輸入波形的對(duì)應(yīng)邊緣的0. 5 Um為止的時(shí)間間隔。 圖4 a中的tpdL是導(dǎo)通延遲時(shí)間，tpdH是截止延遲時(shí)間，平均傳輸延遲時(shí)間是： tpd=0.5(tpdL tpdH )，前一頁、下一頁、返回、實(shí)驗(yàn)4. 2 TTL集成門邏輯功能的操作原理是，的電路被接通電源再經(jīng)過兩級(jí)門的延遲，a點(diǎn)電平再次回到邏輯“1”。 電路中其他各點(diǎn)的電平也追隨變化。 說明為了在a點(diǎn)產(chǎn)生

13、1周期的振蕩，必須經(jīng)過6級(jí)閘門的延遲時(shí)間。 因此，平均傳輸延遲時(shí)間為： tpd=T/6 TTL的電路的tpd通常在表4-2中示出1040 74 LS20的主要電殘奧儀表。上一頁、下一頁，上一頁，實(shí)驗(yàn)4. 2 TTL集成門邏輯功能的測(cè)試，四、實(shí)驗(yàn)內(nèi)容在適當(dāng)?shù)奈恢眠x擇14P插座，用定位標(biāo)記插入74 LS20集成塊。 1 .驗(yàn)證TTL集成和NAND門74LS20的邏輯功能，如圖4-8所示進(jìn)行布線，將邏輯開關(guān)輸出插口連接到門的4個(gè)輸入端子，供給“0”和“1”電平的信號(hào)，使開關(guān)在上方，輸出邏輯“1”，在下方輸出邏輯“0” 柵極的輸出連接在由LED發(fā)光二極管構(gòu)成的邏輯電平顯示器(也稱為0-1指示符)的顯示

14、插座上，LED點(diǎn)亮為邏輯“1”，熄滅為邏輯“0”。 按照表4-3的真值表對(duì)每個(gè)測(cè)試進(jìn)行總結(jié)，有16個(gè)最小項(xiàng)，在實(shí)際測(cè)試時(shí)只要檢查輸入1111、0111、1011、1101、1110這5項(xiàng)，就能判斷其邏輯功能是否正常，并將測(cè)試結(jié)果記入表4-3。上一頁、下一頁、門、實(shí)驗(yàn)4. 2 TTL集成門邏輯功能的測(cè)試、2. 74LS20主要?dú)垔W儀表的測(cè)試(1)分別如圖4-4、圖4-5、圖4-6那樣接線進(jìn)行測(cè)試，將測(cè)試結(jié)果記入表4 (2)圖4-6的配線中五、實(shí)驗(yàn)報(bào)告(1)記錄、整理實(shí)驗(yàn)結(jié)果并分析結(jié)果。(2)描繪實(shí)測(cè)的電壓傳遞特性曲線，從其中讀出各相關(guān)殘奧儀表值。 六、TTL集成電路的使用規(guī)則(1)連接組件塊時(shí)，

15、請(qǐng)識(shí)別對(duì)準(zhǔn)標(biāo)記，不要顛倒。 (2)電源電壓使用范圍為4. 5 5. 5 V，在實(shí)驗(yàn)中要求識(shí)別UCC=5 V。 電源極性絕對(duì)不允許連接錯(cuò)誤。 上頁，門，下頁，實(shí)驗(yàn)4. 2 TTL集成門邏輯功能的測(cè)試，(3)空閑輸入側(cè)處理方法。 懸浮在空中相當(dāng)于連接高電平“1”，對(duì)于NAND門的數(shù)據(jù)輸入端，允許實(shí)驗(yàn)時(shí)懸浮在空中的處理。 但是，容易受到干擾，電路的邏輯功能不正常。 因此，對(duì)于在連接有延長線的輸入端子之間使用中等規(guī)模以上的集成電路和集成電路的復(fù)雜電路，所有控制輸入端子必須接入邏輯電路，并且不允許該復(fù)雜電路懸浮在空間上。 電源電壓UCC (也可串聯(lián)連接110 k的固定電阻)或直接連接到某固定電壓(2.

16、4 VU4. 5V )的電源，或輸入端子連接到接地的多柵NAND門的輸出端子。 如果前段的驅(qū)動(dòng)能力允許的話，可以和使用的輸入端子并聯(lián)連接。前一頁、后一頁、過程中，實(shí)驗(yàn)4. 2 TTL集成門電路的邏輯功能測(cè)試，(4)輸入端用電阻接地，電阻值的大小直接影響電路的某一狀態(tài)。 R680時(shí)，輸入端子相當(dāng)于邏輯“0”，R4. 7 k時(shí)，輸入端子相當(dāng)于邏輯“1”。 不同系列所要求的電阻值不同。 (5)輸出端子不允許并行使用集電極開路門(OC )和動(dòng)態(tài)輸出門(3S )。 不僅電路的邏輯功能紊亂，還可能損壞設(shè)備。 (6)輸出端子不允許直接接地或直接與SV電源連接。 否則，器件被破壞，有時(shí)后級(jí)電路為了得到高輸出電

17、平，允許輸出端子通過電阻r與薄片VCC連接，一般R=35. 1 k。下頁、返回、實(shí)驗(yàn)4. 3集成邏輯門電路的連接和驅(qū)動(dòng)，一、實(shí)驗(yàn)?zāi)康?1)掌握TTL、CMOS集成邏輯門電路輸入電路和輸出電路的性質(zhì)。 (2)掌握集成邏輯門電路之間連接時(shí)應(yīng)遵守的規(guī)則和實(shí)際的連接方法。 二、實(shí)驗(yàn)設(shè)備和器件5V直流電源。 邏輯電平開關(guān)。 邏輯電平指示器。 邏輯筆。 直流數(shù)字電壓校正。 直流納米。 74LS00 x 2、cc4001、74HC00； 電阻：100、470、3 k； 音量為：47 k、10 k、4. 7 k。下一頁，換句話說，實(shí)驗(yàn)4. 3集成邏輯門電路的連接和驅(qū)動(dòng)，三、實(shí)驗(yàn)原理1. TTL電路的輸入輸出電路的