VHDL(緒論)硬件描述語言與數(shù)字邏輯電路設(shè)計

1、VHDL硬件描述語言與數(shù)字邏輯電路設(shè)計,課程基本內(nèi)容, EDA介紹 數(shù)字系統(tǒng)硬件設(shè)計概述 VHDL語言 基本數(shù)字電路設(shè)計舉例 常用EDA軟件的使用,課程考核,期末考試70 平時30,第一章：數(shù)字系統(tǒng)硬件設(shè)計概述,一：數(shù)字系統(tǒng)和集成電路的發(fā)展 二：數(shù)字系統(tǒng)設(shè)計方法 三：數(shù)字系統(tǒng)設(shè)計與EDA技術(shù) 四：數(shù)字系統(tǒng)EDA設(shè)計語言,一：數(shù)字系統(tǒng)和集成電路的發(fā)展,第一階段：利用晶體管，電阻，二極管等電子元 件設(shè)計成各式各樣的邏輯門，如NOT，AND，OR，NAND，NOR等小規(guī)模集成電路（Small Scale Integrated Circuit, SSI）； 第二階段：以上述基本邏輯門配合卡諾圖化簡，設(shè)

2、計出譯碼器（Decoder），復(fù)用器(Multiplexer）,加法器（Adder）,觸發(fā)器（Flip Flop）,移位寄存器（Shift Register）,計數(shù)器（Counter）等中規(guī)模集成電路（Medium Scale Integrated Circuit, MSI）；,一：數(shù)字系統(tǒng)和集成電路的發(fā)展,第三階段：再由這些MSI 慢慢地擴大，成為大規(guī)模和超大規(guī)模集成電路LSI，VLSI等。 目前：目前在數(shù)字控制電路上所要求的功能，大都通過可編程邏輯設(shè)備(Programmable Logic Device, PLD)，現(xiàn)場可編程門陣列(Field Programmable Gate Arra

3、y, FPGA)，微控制器(Micro Controller)，微處理器(Micro Processor)，以及專用IC(Application Specific Integrated Circuit, ASIC)等芯片來規(guī)劃完成。,二：數(shù)字系統(tǒng)設(shè)計方法,1自下而上(Bottom Up)的設(shè)計方法 自下而上的設(shè)計方法即結(jié)構(gòu)設(shè)計方法是集成電路系統(tǒng)的基本設(shè)計方法。其基本思想是將復(fù)雜的系統(tǒng)逐層進(jìn)行功能塊劃分和描述功能塊的拓?fù)溥B接，直到用底層模塊或部件來描述。當(dāng)完成底層模塊或部件的描述后，自下而上進(jìn)行層次擴展和層次功能的仿真驗證，從而完成整個系統(tǒng)的功能設(shè)計和驗證。最后，根據(jù)底層模塊或部件的幾何圖形和拓

4、撲連接關(guān)系完成布圖設(shè)計和驗證。,二：數(shù)字系統(tǒng)設(shè)計方法,結(jié)構(gòu)設(shè)計方法的主要特點： 是按層次模塊化、結(jié)構(gòu)化。每個層次的各個模塊表示一個子系統(tǒng)或子功能，模塊對外表現(xiàn)為一個“黑盒”，黑盒用行為功能來描述并提供與外部的連接端口；系統(tǒng)結(jié)構(gòu)清晰明了。結(jié)構(gòu)設(shè)計方法至今仍有廣泛應(yīng)用，在某些場合和設(shè)計階段應(yīng)用還可以得到很好的效果。,二：數(shù)字系統(tǒng)設(shè)計方法,但是，結(jié)構(gòu)設(shè)計方法作為傳統(tǒng)的系統(tǒng)硬件設(shè)計方法，在系統(tǒng)設(shè)計的早期就將系統(tǒng)人為地分為硬件和軟件兩個部分，并先分別獨立進(jìn)行硬件和軟件設(shè)計，軟件的開發(fā)受到硬件的嚴(yán)格限制。系統(tǒng)硬件的設(shè)計則是從選擇具體元器件開始的，用選中的元器件進(jìn)行邏輯電路設(shè)計，完成系統(tǒng)各獨立功能模塊設(shè)計，

5、然后再將各功能模塊連接起來，完成整個系統(tǒng)的硬件設(shè)計；軟件設(shè)計和調(diào)試常常要在硬件設(shè)計完成之后。這種設(shè)計方法的缺點是顯然的，如要求設(shè)計者具有豐富的設(shè)計經(jīng)驗，設(shè)計過程反復(fù)較多，開發(fā)效率低，可移植性差，可繼承性差，開發(fā)時間長，不易修改設(shè)計等等。總之，由于自下而上設(shè)計方法的設(shè)計策略是從基本部件出發(fā)，逐步組合形成復(fù)雜的系統(tǒng)，因而有可能存在錯誤理解系統(tǒng)功能的風(fēng)險。,二：數(shù)字系統(tǒng)設(shè)計方法,2自上而下(Top Down)的設(shè)計方法 就是從系統(tǒng)總體要求出發(fā)，自上至下地逐步將設(shè)計內(nèi)容細(xì)化，最后完成系統(tǒng)硬件的整體設(shè)計。 在利用HDL的硬件設(shè)計方法中，設(shè)計者將自上至下分成3個層次對系統(tǒng)硬件進(jìn)行設(shè)計。第一層次是對整個系統(tǒng)

6、的數(shù)學(xué)模型的描述，稱為行為描述。第二層次是采用RTL（數(shù)據(jù)流或寄存器傳輸）方式導(dǎo)出系統(tǒng)的邏輯表達(dá)式，供邏輯綜合使用，稱為RTL方式描述。第三層次則是邏輯綜合，即利用邏輯綜合工具，將RTL方式描述的程序轉(zhuǎn)換成用基本邏輯元件表示的文件，這相當(dāng)于在人工設(shè)計硬件電路時，根據(jù)系統(tǒng)要求畫出系統(tǒng)的邏輯原理圖。,二：數(shù)字系統(tǒng)設(shè)計方法,自上而下的設(shè)計方法便于從系統(tǒng)級劃分和管理整個項目，簡化了設(shè)計隊伍的管理，減少了不必要的重復(fù)并提高了設(shè)計的一次成功率。同時，還可以提供整個設(shè)計過程中的各設(shè)計階段的統(tǒng)一規(guī)范管理，包括系統(tǒng)的測試和各層次的模擬仿真驗證。另外，自上而下的設(shè)計方法更符合人們的設(shè)計思維習(xí)慣，可以大大提高開發(fā)效

7、率、可繼承性以及縮短開發(fā)時間，所以得到廣泛應(yīng)用。很多EDA設(shè)計工具都支持自上而下的設(shè)計方法。 自上而下的設(shè)計策略是逐步細(xì)化規(guī)格，把每個部件分解為更小的部件，最低層是基本部件，但這種設(shè)計方法還在不斷地完善之中。實際應(yīng)用中常常將自下而上的設(shè)計方法和自上而下的設(shè)計方法結(jié)合起來使用。,二：數(shù)字系統(tǒng)設(shè)計方法,4. 傳統(tǒng)的系統(tǒng)硬件設(shè)計方法的主要特征： 采用自下至上的設(shè)計方法； 采用通用的邏輯元、器件； 在系統(tǒng)硬件設(shè)計的后期進(jìn)行仿真和調(diào)試； 主要設(shè)計文件是電原理圖。,二：數(shù)字系統(tǒng)設(shè)計方法,5. 利用HDL語言設(shè)計系統(tǒng)硬件方法的特點： 采用自上至下的設(shè)計方法； 系統(tǒng)中可大量采用ASIC芯片； 采用系統(tǒng)早期仿真

8、； 降低了硬件電路設(shè)計難度； 主要設(shè)計文件是用HDL語言編寫的源程序。,三：數(shù)字系統(tǒng)設(shè)計與EDA技術(shù),EDA概述 EDA就是以計算機為工作平臺、以EDA軟件工具為開發(fā)環(huán)境、 以硬件描述語言為設(shè)計語言、以ASIC為實現(xiàn)載體的電子產(chǎn)品自動化設(shè)計過程，它包括半導(dǎo)體工藝設(shè)計自動化、可編程邏輯器件設(shè)計自動化、電子系統(tǒng)設(shè)計自動化、 印刷電路板PCB（Printed Circuit Board）設(shè)計自動化、仿真測試、故障診斷以及形式驗證自動化。需要說明的是，這里所講的是狹義的EDA，沒有包括模擬電路的設(shè)計自動化。,三：數(shù)字系統(tǒng)設(shè)計與EDA技術(shù),EDA作為一門嶄新的學(xué)科， 它的知識體系結(jié)構(gòu)為： 現(xiàn)代電子設(shè)計理

9、論； 可編程邏輯器件原理、 結(jié)構(gòu)及應(yīng)用； 硬件描述語言； EDA工具的開發(fā)和應(yīng)用； EDA設(shè)計方法論； EDA的應(yīng)用及實踐。,歷史回顧：可編程邏輯集成電路的發(fā)展,從到和,在數(shù)字電子系統(tǒng)領(lǐng)域，存在三種基本的器件類型：存儲器、微處理器和邏輯器件。 存儲器用來存儲隨機信息，如數(shù)據(jù)表或數(shù)據(jù)庫的內(nèi)容。 微處理器執(zhí)行軟件指令來完成范圍廣泛的任務(wù)，如運行字處理程序或視頻游戲。 邏輯器件提供特定的功能，包括器件與器件間的接口、數(shù)據(jù)通信、信號處理、數(shù)據(jù)顯示、時序和控制操作、以及系統(tǒng)運行所需要的所有其它功能。 邏輯器件可分類兩大類 - 固定邏輯器件和可編程邏輯器件。 一如其名，固定邏輯器件中的電路是永久性的，它們

10、完成一種或一組功能 - 一旦制造完成，就無法改變。 另一方面，可編程邏輯器件（PLD）是能夠為客戶提供范圍廣泛的多種邏輯能力、特性、速度和電壓特性的標(biāo)準(zhǔn)成品部件 - 而且此類器件可在任何時間改變，從而完成許多種不同的功能。,可編程邏輯器件（Programmable Logic Device，簡稱為 PLD）是20世紀(jì)70年代發(fā)展起來的一種新型邏輯器件，是目前數(shù)字系統(tǒng)設(shè)計的主要硬件基礎(chǔ)。目前生產(chǎn)和使用的PLD產(chǎn)品主要有PROM、現(xiàn)場可編程邏輯陣列 FPLA（Field Programmable Logic Array）、可編程陣列邏輯 PAL（ Programmable Array Logic）

11、、通用陣列邏輯 GAL（Generic Array Logic）、可擦除的可編程邏輯器件EPLD（Erasable Programmable Logic Device）、復(fù)雜可編程邏輯器件CPLD（Complex Programmable Logic Device）、現(xiàn)場可編程門陣列 FPGA（Field Programmable Gate Array）等幾種類型。其中EPLD、CPLD、 FPGA的集成度較高，屬于高密度PLD。,0.1可編程只讀存儲器（）,可編程只讀存儲器PROM（包括EPROM、EEPROM）其內(nèi)部結(jié)構(gòu)是由“與陣列”和“或陣列”組成。它可以用來實現(xiàn)任何以“積之和”形式表示

12、的各種組合邏輯。 熔絲（Fuse）或反熔絲（Antifuse）編程器件采用PROM結(jié)構(gòu)。PROM的總體結(jié)構(gòu)與掩模ROM相同，所不同的是在出廠時已經(jīng)在存儲矩陣的所有交叉點上全部制作了存儲元件。存儲元件通常有兩種電路形式：一種是由二極管組成的結(jié)破壞型電路；另一種是由晶體三極管組成的熔絲型電路，結(jié)構(gòu)示意圖如圖1.1.1所示。,圖1.1.1 PROM 結(jié)構(gòu)示意圖,在結(jié)破壞型PROM中，每個存儲單元都有兩個對接的二極管。這兩個二極管將字線與位線斷開，相當(dāng)于每個存儲單元都存有信息“ 0”。如果將某個單元的字線和位線接通，即將該單元改寫為“1”，需要在其位線和字線之間加100mA150mA電流，擊穿D1（使

13、D1的 PN結(jié)短路）。這樣，該單元就被改寫為“1”。 PROM的存儲單元一旦由“0”改寫為“1”或由“1”改寫為“0”，就變成固定結(jié)構(gòu)，因此只能進(jìn)行一次編程。所以可編程只讀存儲器（PROM）也稱為一次可編程只讀存儲器。,在產(chǎn)品的開發(fā)設(shè)計過程中，設(shè)計人員可以通過編程器將所需內(nèi)容（程序和數(shù)據(jù)）自行寫入PROM中得到所要求的ROM。 PROM的不斷發(fā)展結(jié)果是EPROM,EEPROM,FLASH MEMORY的誕生 思考作業(yè)：PROM,EPROM,EEPROM,FLASH MEMORY的工作原理，理論基礎(chǔ),0.2可編程邏輯陣列（）,可編程邏輯陣列（）是為解決 的速度和輸入端方面受到限制的問題而提出的解

14、決方案 是由大量的和“與”陣列相連接的輸入端構(gòu)成在“與”陣列中，通過對不同的連接點編程，可將信號按各種不同的組合“與”在一起“與”陣列的輸出又連接到一個“或”陣列在“或”陣列中，“與”陣列所輸出的各“與”項按不同的組合方式“或”在一起，最后產(chǎn)生出或陣列的輸出,可編程邏輯陣列就其典型電路結(jié)構(gòu)形式而言，可以看成是由一個與門陣列和一一個或門陣列組成的。,如同一樣可用外接觸發(fā)器來構(gòu)成狀態(tài)機狀態(tài)機是所有控制邏輯的基本構(gòu)筑模塊 的出現(xiàn)使的開發(fā)出最簡易的高級語言ABEL，PALASM和CUPL用這些語言可把布爾方程式轉(zhuǎn)換為數(shù)據(jù)文件，這些文件可用于編程內(nèi)部各陣列的連接點 簡易高級語言的出現(xiàn)為可編程器件開辟了一

15、個新領(lǐng)域,可編程陣列邏輯（）,是的一個變種，類似于類似，它也有一個輸入位數(shù)寬，可編程的“與”陣列，但不同的是其內(nèi)部的“或”陣列是固定的而且器件里包含大量的反相器就減少了對大規(guī)?！盎颉标嚵械男枨笥纱斯?jié)省出的芯片面積又可以被用來制造其他基本邏輯器件，最重要的是可以把時鐘控制元件（最典型觸發(fā)器）也做到里 由于以上原因，極大增加了的復(fù)雜性和使用潛力，也產(chǎn)生了一種對新編程方法的要求，于是第一個硬件描述語言（）誕生了,工作原理圖,0.3掩膜門陣列,一個專用集成電路，或者叫，它并不是可編程器件，但卻是將技術(shù)開發(fā)引向和的重要先驅(qū),0.4CPLD和FPGA,理想情況是，硬件工程師需要的某種器件既具有的優(yōu)點電路的

16、高密度和高速度，又同時具有一個可編程器件較短的轉(zhuǎn)換功能時間解決辦法來自于兩種新型器件：復(fù)雜可編程邏輯器件（CPLD）和現(xiàn)場可編程門陣列（FPGA）,CPLD和FPGA,很短的交貨時間 可編程的 沒有費用,高密度性 能實現(xiàn)許多邏輯函數(shù) 速度相對較快,門陣列,可編程邏輯器件的兩種主要類型是現(xiàn)場可編程門陣列（FPGA）和復(fù)雜可編程邏輯器件（CPLD）。 在這兩類可編程邏輯器件中，F(xiàn)PGA提供了最高的邏輯密度、最豐富的特性和最高的性能。 現(xiàn)在最新的FPGA器件，如Xilinx Virtex系列中的部分器件，可提供八百萬系統(tǒng)門（相對邏輯密度）。 這些先進(jìn)的器件還提供諸如內(nèi)建的硬連線處理器（如IBM Po

17、wer PC）、大容量存儲器、時鐘管理系統(tǒng)等特性，并支持多種最新的超快速器件至器件（device-to-device）信號技術(shù)。 FPGA被應(yīng)用于范圍廣泛的應(yīng)用中，從數(shù)據(jù)處理和存儲，以及到儀器儀表、電信和數(shù)字信號處理等。,與此相比，CPLD提供的邏輯資源少得多 - 最高約1萬門。 但是，CPLD提供了非常好的可預(yù)測性，因此對于關(guān)鍵的控制應(yīng)用非常理想。 而且如Xilinx CoolRunner系列CPLD器件需要的功耗極低，并且價格低廉，從而使其對于成本敏感的、電池供電的便攜式應(yīng)用（如移動電話和數(shù)字手持助理）非常理想。 可編程邏輯的價值在于其縮短電子產(chǎn)品制造商開發(fā)周期，以及幫助他們更快地將產(chǎn)品推

18、向市場的能力。 隨著PLD供應(yīng)商繼續(xù)致力于在可編程邏輯器件中集成更多的功能、降低其成本并提高能夠節(jié)約時間的IP核心的可用性，可編程邏輯一定會在數(shù)字設(shè)計人員中進(jìn)一步普及開來。,三：數(shù)字系統(tǒng)設(shè)計與EDA技術(shù),EDA的發(fā)展概況 集成電路技術(shù)的發(fā)展不斷地給EDA技術(shù)提出新的要求，對EDA技術(shù)的發(fā)展起了巨大的推動作用。從20世紀(jì)60年代中期開始， 人們就不斷地開發(fā)出各種計算機輔助設(shè)計工具來幫助設(shè)計人員進(jìn)行集成電路和電子系統(tǒng)的設(shè)計。 近40年來， EDA技術(shù)大致經(jīng)歷了 計算機輔助設(shè)計CAD（Computer Aided Design） 計算機輔助工程CAE（Computer Aided Engineeri

19、ng）和 電子系統(tǒng)設(shè)計自動化ESDA（Electronic System Design Automation）三個發(fā)展階段。,三：數(shù)字系統(tǒng)設(shè)計與EDA技術(shù),1CAD階段（20世紀(jì)60年代中期20世紀(jì)80年代初） 20世紀(jì)70年代，隨著中、小規(guī)模集成電路的開發(fā)和應(yīng)用，傳統(tǒng)的手工制圖設(shè)計印刷電路板和集成電路的方法已無法滿足設(shè)計精度和效率的要求， 于是工程師們開始進(jìn)行二維平面圖形的計算機輔助設(shè)計， 這樣就產(chǎn)生了第一代EDA工具， 設(shè)計者也從繁雜、 機械的計算、布局和布線工作中解放了出來。 但在EDA發(fā)展的初始階段， EDA工具的供應(yīng)商只有幾家，產(chǎn)品幾乎全部面向PCB設(shè)計、電路模擬或IC版圖設(shè)計。例如

20、，目前常用的PCB布線軟件Protel的早期版本Tango、用于電路模擬的SPICE軟件以及后來產(chǎn)品化的IC版圖編輯與設(shè)計規(guī)則檢查系統(tǒng)等軟件，都是這個時期的產(chǎn)品。,三：數(shù)字系統(tǒng)設(shè)計與EDA技術(shù),20世紀(jì)80年代初，隨著集成電路規(guī)模的增大， EDA技術(shù)有了較快的發(fā)展。更多的軟件公司，如當(dāng)時的Mentor公司、Daisy Systems及Logic System公司等進(jìn)入EDA領(lǐng)域，開始提供帶電路圖編輯工具和邏輯模擬工具的EDA軟件， 主要解決了設(shè)計實現(xiàn)之前的功能檢驗問題。 總的來講，這一階段的EDA水平還很低， 對設(shè)計工作的支持十分有限，主要存在兩個方面的問題需要解決：,三：數(shù)字系統(tǒng)設(shè)計與EDA

21、技術(shù), EDA軟件的功能單一、相互獨立。這個時期的EDA工具軟件都是分別針對設(shè)計流程中的某個階段開發(fā)的，一個軟件只能完成其中的一部分工作， 所以設(shè)計者不得不在設(shè)計流程的不同階段分別使用不同的EDA軟件包。 然而， 由于不同的公司開發(fā)的EDA工具之間的兼容性較差，為了使設(shè)計流程前一級軟件的輸出結(jié)果能夠被后一級軟件接受，就需要人工處理或再運行另外的轉(zhuǎn)換軟件， 這往往很繁瑣， 勢必影響設(shè)計的速度。 對于復(fù)雜電子系統(tǒng)的設(shè)計，不能提供系統(tǒng)級的仿真和綜合， 所以設(shè)計中的錯誤往往只能在產(chǎn)品開發(fā)的后期才能被發(fā)現(xiàn)， 這時再進(jìn)行修改十分困難。,三：數(shù)字系統(tǒng)設(shè)計與EDA技術(shù),2 CAE階段（20世紀(jì)80年代初期20

22、世紀(jì)90年代初期） 這個階段在集成電路與電子系統(tǒng)設(shè)計方法學(xué)以及設(shè)計工具集成化方面取得了許多成果。各種設(shè)計工具，如原理圖輸入、 編譯與連接、 邏輯模擬、 邏輯綜合、 測試碼生成、 版圖自動布局以及各種單元庫均已齊全。 不同功能的設(shè)計工具之間的兼容性得到了很大改善，那些不走兼容道路、 想獨樹一幟的CAD工具受到了用戶的抵制，逐漸被淘汰。EDA軟件設(shè)計者采用統(tǒng)一數(shù)據(jù)管理技術(shù)，把多個不同功能的設(shè)計軟件結(jié)合成一個集成設(shè)計環(huán)境。 按照設(shè)計方法學(xué)制定的設(shè)計流程， 在一個集成設(shè)計環(huán)境中就能實現(xiàn)由寄存器傳輸級RTL（Register Transfers Level）開始，從設(shè)計輸入到版圖輸出的全程設(shè)計自動化。

23、在這個階段， 基于門陣列和標(biāo)準(zhǔn)單元庫設(shè)計的半定制ASIC得到了極大的發(fā)展， 將電子系統(tǒng)設(shè)計推入了ASIC時代。 但是，大部分從原理圖出發(fā)的CAE工具仍然不能適應(yīng)復(fù)雜電子系統(tǒng)的要求， 而且具體化的元件圖形制約著優(yōu)化設(shè)計。,三：數(shù)字系統(tǒng)設(shè)計與EDA技術(shù),3 ESDA階段（20世紀(jì)90年代以來） 20世紀(jì)90年代以來， 集成電路技術(shù)以驚人的速度發(fā)展， 其工藝水平已經(jīng)達(dá)到深亞微米級， 一個芯片上可以集成數(shù)百萬甚至上千萬只晶體管， 工作頻率可達(dá)GHz。 這不僅為片上系統(tǒng)SOC（System On Chip）的實現(xiàn)提供了可能， 同時也給EDA技術(shù)提出了更高的要求，促進(jìn)了EDA技術(shù)的發(fā)展。 在這一階段，出現(xiàn)

24、了以硬件描述語言、 系統(tǒng)級仿真和綜合技術(shù)為基本特征的第三代EDA技術(shù)， 它使設(shè)計師們擺脫了大量的具體設(shè)計工作，而把精力集中于創(chuàng)造性的方案與概念構(gòu)思上， 從而極大地提高了系統(tǒng)設(shè)計的效率，縮短了產(chǎn)品的研制周期。 EDA技術(shù)在這一階段的發(fā)展主要有以下幾個方面。,三：數(shù)字系統(tǒng)設(shè)計與EDA技術(shù),1） 用硬件描述語言來描述數(shù)字電路與系統(tǒng) 這是現(xiàn)代EDA技術(shù)的基本特征之一， 并且已經(jīng)形成了VHDL和Verilog HDL兩種IEEE（The Institute of Electrical and Electronics Engineers， 電氣和電子工程師協(xié)會）標(biāo)準(zhǔn)硬件描述語言。它們均能支持系統(tǒng)級、算法級

25、、RTL級（又稱數(shù)據(jù)流級）和門級各個層次的描述或多個不同層次的混合描述，涉及的領(lǐng)域有行為描述和結(jié)構(gòu)描述兩種形式。 硬件描述與實現(xiàn)工藝無關(guān)，而且還支持不同層次上的綜合與仿真。硬件描述語言的使用規(guī)范了設(shè)計文檔， 便于設(shè)計的傳遞、 交流、 保存、 修改及重復(fù)使用。,三：數(shù)字系統(tǒng)設(shè)計與EDA技術(shù),2） 高層次的仿真與綜合 所謂綜合，就是由較高層次描述到低層次描述、 由行為描述到結(jié)構(gòu)描述的轉(zhuǎn)換過程；仿真是在電子系統(tǒng)設(shè)計過程中對設(shè)計者的硬件描述或設(shè)計結(jié)果進(jìn)行查錯、驗證的一種方法。對應(yīng)于不同層次的硬件描述，有不同級別的綜合與仿真工具。高層次的綜合與仿真將自動化設(shè)計的層次提高到了算法行為級，使設(shè)計者無需面對低

26、層電路，而把精力集中到系統(tǒng)行為建模和算法設(shè)計上， 而且可以幫助設(shè)計者在最早的時間發(fā)現(xiàn)設(shè)計中的錯誤， 從而大大縮短了設(shè)計周期。,三：數(shù)字系統(tǒng)設(shè)計與EDA技術(shù),3） 平面規(guī)劃技術(shù) 平面規(guī)劃（Floorplaning）技術(shù)對邏輯綜合和物理版圖設(shè)計進(jìn)行聯(lián)合管理，做到在邏輯綜合早期設(shè)計階段就考慮到物理設(shè)計信息的影響。通過這些信息，可以再進(jìn)一步地對設(shè)計進(jìn)行綜合和優(yōu)化，并保證不會對版圖設(shè)計帶來負(fù)面的影響。 這在深亞微米級布線時延已經(jīng)成為主要時延的情況下，對加速設(shè)計過程的收斂與成功是有所幫助的。在Synopsys和Cadence等著名公司的EDA系統(tǒng)中都采用了這項技術(shù)。,三：數(shù)字系統(tǒng)設(shè)計與EDA技術(shù),5）開放

27、性、標(biāo)準(zhǔn)化框架結(jié)構(gòu)的集成設(shè)計環(huán)境和并行設(shè)計工程 近年來，隨著硬件描述語言等設(shè)計數(shù)據(jù)格式的逐漸標(biāo)準(zhǔn)化， 不同設(shè)計風(fēng)格和應(yīng)用的要求使得有必要建立開放性、標(biāo)準(zhǔn)化的EDA框架。 所謂框架， 就是一種軟件平臺結(jié)構(gòu)，為EDA工具提供操作環(huán)境?？蚣艿年P(guān)鍵在于建立與硬件平臺無關(guān)的圖形用戶界面以及工具之間的通信、設(shè)計數(shù)據(jù)和設(shè)計流程的管理等，此外還包括各種與數(shù)據(jù)庫相關(guān)的服務(wù)項目。任何一個EDA系統(tǒng)只要建立一個符合標(biāo)準(zhǔn)的開放式框架結(jié)構(gòu)，就可以接納其它廠商的EDA工具一起進(jìn)行設(shè)計工作。這樣，框架作為一套使用和配置EDA軟件包的規(guī)范，就可以實現(xiàn)各種EDA工具間的優(yōu)化組合，并集成在一個易于管理的統(tǒng)一環(huán)境下，實現(xiàn)資源共享。

28、,三：數(shù)字系統(tǒng)設(shè)計與EDA技術(shù),針對當(dāng)今電子設(shè)計中數(shù)字電路與模擬電路并存、 硬件設(shè)計與軟件設(shè)計并存以及產(chǎn)品更新?lián)Q代快的特點，并行設(shè)計工程CE（Concurrent Engineering）要求一開始就從管理層次上把工藝、 工具、任務(wù)、智力和時間安排協(xié)調(diào)好； 在統(tǒng)一的集成設(shè)計環(huán)境下， 由若干相關(guān)的設(shè)計小組共享數(shù)據(jù)庫和知識庫，同步進(jìn)行設(shè)計。 CE改變了傳統(tǒng)的設(shè)計過程中，過分依賴專業(yè)分工和設(shè)計人員過分強調(diào)所學(xué)專業(yè)知識的狀況。,四：數(shù)字系統(tǒng)EDA設(shè)計語言,HDL語言的產(chǎn)生 目前, 電子系統(tǒng)正向著集成化、 大規(guī)模和高速度的方向發(fā) 展, 所需要的集成電路的規(guī)模越來越大, 復(fù)雜程度也越來越高。 對于如此大規(guī)

29、模和復(fù)雜電路的設(shè)計問題, 傳統(tǒng)的門級描述方法顯得過于瑣碎, 因而難以理解和管理, 這就迫使人們尋求更高抽象層次的描述方法和采用高層次的、 自頂向下的設(shè)計方法。邏輯圖和布爾方程雖然可用來描述硬件且抽象程度高于門級描述方法, 但對于復(fù)雜的電路, 這種描述仍顯得過于繁瑣而不便于使用; 在高于邏輯級的抽象層次上, 這種方法很難以簡練的方式提供精確的描述, 在自頂向下的設(shè)計方法中不能再把它當(dāng)作主要的描述手段。,四：數(shù)字系統(tǒng)EDA設(shè)計語言,硬件描述語言(Hardware Description Language, HDL)就是順應(yīng)人們的這一需要而產(chǎn)生和發(fā)展起來的, 它是一種能夠以形式化方式描述電路的結(jié)構(gòu)和

30、行為并用于模擬和綜合的高級描述方法。 HDL具有類似于高級程序設(shè)計語言的抽象能力, 有些HDL本身就是從已有的程序設(shè)計語言（如PASCAL）發(fā)展而來, 但其主要目的是用來編寫設(shè)計文件并建立硬件電路（器件）的邏輯模型。 硬件系統(tǒng)的基本性質(zhì)和硬件設(shè)計的方法決定了HDL的主要特性。 HDL的語法和語義定義都是為描述硬件的行為服務(wù), 它應(yīng)當(dāng)能自然地描述硬件中并行的、 非遞歸的特性以及時間關(guān)系。 一般認(rèn)為, HDL應(yīng)當(dāng)具有以下能力: 能在希望的抽象層次上進(jìn)行精確而簡練的描述。 易于產(chǎn)生用戶手冊、 服務(wù)手冊等文件, 以便多人配合工作。,四：數(shù)字系統(tǒng)EDA設(shè)計語言, 在不同層次上都易于形成用于模擬和驗證的設(shè)

31、計描述。 在自動設(shè)計系統(tǒng)中(例如高層次綜合、 硅編譯器等)可作為設(shè)計輸入。 可以進(jìn)行硬、 軟件的聯(lián)合設(shè)計, 消除硬、 軟件開發(fā)時間上的間隔。 易于修改設(shè)計和把相應(yīng)的修改納入設(shè)計文件中。 在希望的抽象層次上可以建立設(shè)計者與用戶的通信界面。,四：數(shù)字系統(tǒng)EDA設(shè)計語言,從 20 世紀(jì)60年代開始, 為了解決大規(guī)模復(fù)雜集成電路的設(shè)計問題, 許多EDA廠商和科研機構(gòu)就建立和使用著自己的電路硬件描述語言, 如Data I/O公司的ABELHDL, Altera公司的AHDL, Microsim公司的DSL, 等等。 這些硬件描述語言各具特色, 普遍收到了優(yōu)于傳統(tǒng)方法的實際效果, 語言本身也在應(yīng)用中不斷地

32、發(fā)展和完善, 逐步成為描述硬件電路的重要手段。 然而, 隨著HDL應(yīng)用的逐步深入, 人們發(fā)現(xiàn), 各種非標(biāo)準(zhǔn)HDL之間存在的差異已成為束縛設(shè)計者選擇最佳的設(shè)計環(huán)境和進(jìn)行相互交流的巨大障礙, 因此, 要求HDL標(biāo)準(zhǔn)化的呼聲越來越高。,四：數(shù)字系統(tǒng)EDA設(shè)計語言,VHDL和Verilog HDL語言 美國國防部的工程項目有著眾多的承包人, 他們曾使用著多種設(shè)計語言, 使得承包人甲的設(shè)計不能被承包人乙再次利用, 這就造成了信息交換和設(shè)計維護(hù)方面的困難。 為了解決這個問題, 20世紀(jì)80年代初美國國防部為其超高速集成電路計劃(VHSIC)提出了硬件描述語言 VHDL(VHSIC Hardware Des

33、cription Language), 作為該計劃的標(biāo)準(zhǔn)HDL格式。 在使用中, VHDL很好地體現(xiàn)了標(biāo)準(zhǔn)化的威力, 因而逐步得到推廣。 1987年12月, IEEE（電氣和電子工程師協(xié)會）正式接受VHDL作為國際標(biāo)準(zhǔn), 編號為IEEE Stdl0761987, 即VHDL87。,四：數(shù)字系統(tǒng)EDA設(shè)計語言,VHDL和Verilog HDL語言 1993年, 對VHDL又作了若干修改, 增加了一些功能, 新的標(biāo)準(zhǔn)版本記作IEEE Stdl0761993, 即VHDL93。 嚴(yán)格地說, VHDL93和VHDL87并不完全兼容, 新標(biāo)準(zhǔn)增加了一些保留字并刪去了某些屬性。 但是, 對VHDL87的源

34、碼只需作少許簡單的修改就可成為合法的VHDL93代碼。 目前, 對VHDL93的擴展工作仍在進(jìn)行之中, 目標(biāo)是使VHDL既能描述數(shù)字電路, 又能描述模擬電路(VHDLAMS)。,四：數(shù)字系統(tǒng)EDA設(shè)計語言,VHDL和Verilog HDL語言 概括地說, VHDL具有以下主要優(yōu)點: VHDL具有強大的功能, 覆蓋面廣, 描述能力強, 可用于從門級、 電路級直至系統(tǒng)級的描述、 仿真和綜合。 VHDL支持層次化設(shè)計, 可以在VHDL的環(huán)境下, 完成從簡練的設(shè)計原始描述, 經(jīng)過層層細(xì)化求精, 最終獲得可直接付諸生產(chǎn)的電路級或版圖參數(shù)描述的全過程。 VHDL有良好的可讀性。 它可以被計算機接受, 也容

35、易被讀者理解。 用VHDL書寫的源文件, 既是程序又是文檔, 既是技術(shù)人員之間交換信息的文件, 又可作為合同簽約者之間的文件。 VHDL有良好的可移植性。 作為一種已被IEEE承認(rèn)的工業(yè)標(biāo)準(zhǔn), VHDL事實上已成為通用的硬件描述語言, 可以在不同的設(shè)計環(huán)境和系統(tǒng)平臺中使用。 使用VHDL可以延長設(shè)計的生命周期。 因為VHDL的硬件描述與工藝技術(shù)無關(guān), 不會因工藝變化而使描述過時。 與工藝技術(shù)有關(guān)的參數(shù)可通過VHDL提供的屬性加以描述, 工藝改變時,只需修改相應(yīng)程序中的屬性參數(shù)即可。,四：數(shù)字系統(tǒng)EDA設(shè)計語言,VHDL和Verilog HDL語言 VHDL支持對大規(guī)模設(shè)計的分解和已有設(shè)計的再利

36、用。 VHDL可以描述復(fù)雜的電路系統(tǒng), 支持對大規(guī)模設(shè)計進(jìn)行分解, 由多人、 多項目組來共同承擔(dān)和完成。 標(biāo)準(zhǔn)化的規(guī)則和風(fēng)格, 為設(shè)計的再利用提供了有力的支持。 另一種已于1995年正式成為國際標(biāo)準(zhǔn)的HDL是Verilog HDL, 編號為Verilog HDL1364-1995。 其特點是編程風(fēng)格與C語言相似, 它推出的時間比VHDL早。在許多領(lǐng)域的應(yīng)用也很普遍。幾年以來， EDA界對VHDL和Verilog HDL這兩種語言一直爭論不休。實際上這兩種語言各有所長，市場占有率也相差不多。 一般認(rèn)為，Verilog HDL是從集成電路的設(shè)計中發(fā)展而來的， 在門級電路、晶體管開關(guān)級電路的描述方面比VHDL強， 在系統(tǒng)級的抽象描述方面，VHDL則更合適。目前，大多數(shù)的EDA軟件都