集成電路中的無源元.ppt

1、,集成電路設(shè)計(jì)概論西安交通大學(xué)微電子學(xué)系劉潤民第 3 章 集成電路中的無源元件,緒 論,集成電路中的無源元件是指電阻器和電容器，制造工藝與NPN管(或CMOS)兼容，集成電阻和電容的最大優(yōu)點(diǎn)是元器件之間的匹配及一致的溫度特性。在電路設(shè)計(jì)時(shí)應(yīng)充分利用此優(yōu)點(diǎn)，使電路性能不是依賴單個(gè)元件的特性，而是與元件的比值有關(guān)。其缺點(diǎn)是： 精度低(20%),絕對誤差大 溫度系數(shù)較大 可制作的范圍有限 占用的面積大、成本高 本章將介紹集成電路中常用的各類電阻器和電容器，討論其結(jié)構(gòu)、性能、寄生效應(yīng)和設(shè)計(jì)。,3.1 集成電阻器,集成電路中的電阻器可以通過金屬膜、摻雜的多晶硅，或者通過雜質(zhì)擴(kuò)散到襯底的特定區(qū)域產(chǎn)生。這些

2、電阻都是微結(jié)構(gòu)，因此它們只占用襯底很小的面積。電阻和芯片電路的連接是通過與導(dǎo)電金屬形成接觸實(shí)現(xiàn)的(見下圖）。,圖3.0 集成電路中的電阻結(jié)構(gòu),此外還有以下幾類電阻： 低阻類電阻：如發(fā)射區(qū)擴(kuò)散電阻，埋層電阻等； 高阻類電阻：如基區(qū)溝道電阻，外延層電阻等； 高精度電阻：如離子注入電阻，薄膜電阻等； 在MOSIC中除了擴(kuò)散電阻以外，還有多晶硅電阻，下面分別進(jìn)行介紹。,3.1.1 基區(qū)擴(kuò)散電阻 1.結(jié)構(gòu)和設(shè)計(jì) 這種電阻是利用集成電路中晶體管的基區(qū)擴(kuò)散層做成的，其典型結(jié)構(gòu)如圖3.1所示。,在實(shí)際應(yīng)用時(shí)N型外延層接電路的最高電位，或接至電阻器兩端中電位較高的的一段。 其阻值可粗略估算為 R=RSL/W (

3、3.1) 式中，RS是基區(qū)擴(kuò)散層的薄層電阻，L、W分別為電阻器的寬和長。因?yàn)樵摫与娮枋前碞PN的基區(qū)設(shè)計(jì)的(RS固定)，所以其阻值的大小只能通過改變幾何圖形的尺寸來設(shè)計(jì)。 上式是一個(gè)長方形導(dǎo)電薄層的電阻計(jì)算公式，因?yàn)閷?shí)際的幾何圖形并非那么簡單，包括引出,端、圖形拐角，還有雜質(zhì)的橫向擴(kuò)散引起的實(shí)際幾何尺寸變化等。因此要根據(jù)實(shí)際情況進(jìn)行修正。 (1)端頭修正 因?yàn)槎祟^處的電力線彎曲和引線孔流入的電流方向等問題，使得應(yīng)用(3.1)式計(jì)算端頭處的電阻值需要引入修正，稱為端頭修正。通常采用經(jīng)驗(yàn)的辦法，引入端頭修正因子k，表示整個(gè)端頭對總電阻方數(shù)的貢獻(xiàn)。圖3.2給出了不同電阻條寬和端頭形狀的端頭修正因子

4、，k1=0.5方，表示整個(gè)端頭對總電阻的貢獻(xiàn)相當(dāng)于0.5方，對于大電阻(LW),端頭修正因子可以忽略不計(jì)。,5m,0.8,0.9,0.9,W,0.3,圖3.2 不同電阻條寬和端頭形狀的端頭修正因子,30 m,20 m,0.1,約 0,約 0,50 m,(2)拐角修正因子 對于一些大電阻，為了充分利用面積和布圖方便，通常將他們設(shè)計(jì)成圖3.3所示的折疊形式，但在其拐角處電力線是 不均勻的。實(shí)測表明， 每個(gè)拐角對電阻的貢 獻(xiàn)相當(dāng)于0.5方，即拐 角修正因子k2=0.5方。 此時(shí)，電阻長度為 L=L1+L2+L3,(3)橫向擴(kuò)散修正因子m 橫向擴(kuò)散因子主要考慮以下兩個(gè)因素： 如圖3.4所示，由于存在橫

5、向擴(kuò)散，在表面處最寬，表面處的基區(qū)寬度WS為 WSW+20.8xjc 拐角擴(kuò)散區(qū)近似為以xjc 為半徑的圓柱體的1/4。 雜質(zhì)濃度在橫向擴(kuò)散 區(qū)表面與擴(kuò)散窗口正下 方的表面區(qū)域不同，其 濃度由擴(kuò)散窗口處的NS,逐步降低，到達(dá)PN結(jié)處的雜質(zhì)濃度為Nepi。假定橫向擴(kuò)散區(qū)的縱向雜質(zhì)分布與擴(kuò)散窗口下方相同，則對于基區(qū)擴(kuò)散電阻，其有效寬度Weff可表示為 Weff=W0.55xjc (3.2) 即橫向擴(kuò)散因子m=0.55。 在考慮了端頭、拐角及橫向擴(kuò)散三項(xiàng)修正后，基區(qū)擴(kuò)散電阻的計(jì)算公式為,(4)薄層電阻值的修正 一般情況下基區(qū)薄層電阻RS是在硼擴(kuò)散再分布以后測量的，但是基區(qū)擴(kuò)散后還有多道高溫工藝，仍然

6、會影響雜質(zhì)的分布，所以實(shí)際的基區(qū)薄層電阻RSa比原來測量的RS高，經(jīng)驗(yàn)公式為 RSa=KaRS (3.5) 式中Ka為一常數(shù)，由實(shí)驗(yàn)確定，一般在1.061.25之間。 2.基區(qū)擴(kuò)散電阻最小條寬的設(shè)計(jì) 電阻圖形的設(shè)計(jì)是在已知阻值R和工藝參數(shù)(RS,xjc)的條件下，設(shè)計(jì)電阻的最小條寬和形狀。,設(shè)計(jì)一般受到三個(gè)限制：由設(shè)計(jì)規(guī)則決定的最小擴(kuò)散條寬；由工藝水平和電阻精度決定的最小條寬；由流經(jīng)電阻的最大電流決定的最小條寬。設(shè)計(jì)時(shí)應(yīng)取三者中最大的一種。分別介紹如下： (1)設(shè)計(jì)規(guī)則決定的最小條寬Wmin 為保證一定成品率而規(guī)定的一組最小尺寸數(shù)據(jù)稱為設(shè)計(jì)規(guī)則，是由工藝制造水平?jīng)Q定的。這些規(guī)則主要考慮了制板、

7、光刻等工藝實(shí)現(xiàn)的最小線條寬限、最小圖形間距、最小開孔、最小套刻精度等。所以最小擴(kuò)散條寬必須符號設(shè)計(jì)規(guī)則。 (2)工藝水平和電阻精度所決定的最小電阻條寬 在制造基區(qū)擴(kuò)散電阻的工藝過程中，要引入隨機(jī)誤差，可由(3.1)式進(jìn)行估算。,當(dāng)W1=W2時(shí)，兩電阻比的精度可做的很高，最小可達(dá)0.2。 (3)流經(jīng)電阻的最大電流決定的最小電阻條寬 擴(kuò)散電阻與分立電阻一樣，同樣有功耗的限制。對于扁平封裝或TO型封裝的IC，在室溫下要求電阻的單位面積最大功耗為,3.基區(qū)擴(kuò)散電阻的溫度系數(shù)TCR 典型的基區(qū)擴(kuò)散電阻TRC-RS關(guān)系如下表所示。 如果電路的某些特性取決于電阻的比值，則電阻比的溫度系數(shù)可以降到0.2%/。

8、因?yàn)榇藭r(shí)兩個(gè)電阻的少子壽命、結(jié)深和摻雜濃度相同，電阻比只取決于兩個(gè)電阻的L/W之比。所以在IC設(shè)計(jì)時(shí)，應(yīng)盡量采用電路特性只與電阻比有關(guān)的電路形式。 3.1.2 其他常用的集成電阻器 1. 發(fā)射區(qū)(磷)擴(kuò)散電阻 由于發(fā)射區(qū)擴(kuò)散的雜質(zhì)濃度較高，薄層電阻較,小，所以只能做一些小的電阻。發(fā)射區(qū)擴(kuò)散電阻由兩種結(jié)構(gòu)，一種是直接在外延層上擴(kuò)散N+層來形成，需要單獨(dú)的隔離區(qū)，不存在寄生效應(yīng)，如圖3.6所示。,另一種發(fā)射區(qū)擴(kuò)散電阻的結(jié)構(gòu)如圖3.7所示，可以看出，它是和其他電阻做在一個(gè)隔離島上，但發(fā)射區(qū)擴(kuò)散電阻要做在一個(gè)單獨(dú)的P型擴(kuò)散區(qū)中，因?yàn)榇嬖诩纳鶳NP效應(yīng)，所以需要隱埋層。,發(fā)射區(qū)擴(kuò)散電阻主要用來做小電阻值

9、電阻和在連線交叉時(shí)做“橋”用(如圖3.8所示)，其電阻值的計(jì)算方法和基區(qū)擴(kuò)散電阻類似。,2.隱埋層電阻 隱埋層因重?fù)诫s，所以電阻較小，可用來做小電阻。特別便于做與晶體管集電極相連的小電阻，其結(jié)構(gòu)如圖3.9所示。對這種結(jié)構(gòu)，整個(gè)電阻R為 R=R1+R2+R3 其中R2為隱埋 層電阻，其計(jì) 算方法與計(jì)算 集電極串聯(lián)電 阻相同。影響 因素較多，精 度不易控制。,3.基區(qū)溝道電阻 基區(qū)溝道電阻的結(jié)構(gòu)如圖3.10所示，由圖可見，它是在基區(qū)擴(kuò)散層上再覆蓋一層發(fā)射區(qū)擴(kuò)散層，溝道電阻區(qū)的層厚為xjc-xje,所以稱其為溝道電阻，特點(diǎn)如下： 由于層厚較小，所以薄層電阻較大，可以較小的面積制作大的電阻； 由于層厚

10、(xjc-xje)隨外加電壓而變化，所以溝道電阻是外加電壓的函數(shù)，當(dāng)外加電壓變化不大時(shí)，Rconst； 只能用于小電流、小電壓情況，多數(shù)用作基區(qū)偏置電阻或泄放電阻； 精度較低，完全由基區(qū)寬度W決定，相對誤差在(50100)；,如果N+P結(jié)面積較大，那么寄生電容就較大；另外溫度系數(shù)也比較大(0.30.5)/。 基區(qū)溝道電阻的計(jì)算仍可利用(3.1)式，其中電阻長度L為N+擴(kuò)散區(qū)的長度，N+區(qū)以外的電阻可忽略不計(jì)。 4.外延層電阻(體電阻) 結(jié)構(gòu)如圖3.11所示，它是直接利用外延層做成的電阻，兩端的N+擴(kuò)散區(qū)是電極的接觸區(qū)，故稱其為體電阻。不存在寄生PNP效應(yīng)。具有以下特點(diǎn)： 因外延層的薄層電阻較大

11、，所以可用來做大值電阻； 可承受較高的電壓，其擊穿電壓為隔離結(jié)擊穿電壓，所以BVCS0較高；,在阻值設(shè)計(jì)時(shí)，要注意橫向修正，即電阻寬度W應(yīng)是扣除隔離結(jié)橫向擴(kuò)散后電阻區(qū)的實(shí)際寬度，如圖3.12所示。 假設(shè)橫向擴(kuò)散的寬度xj1Tepi，結(jié)面為1/4圓柱面，則 電阻的相對誤差R/R較大(3050)，這是因?yàn)殡娮柚档目刂浦饕峭ㄟ^外延工藝(決定于外延層厚度和電阻率)和隔離擴(kuò)散工藝(擴(kuò)散結(jié)深)來進(jìn)行的。 電阻的溫度系數(shù)較大，且與外延層摻雜濃度有關(guān)，其關(guān)系如表3.2所示。,表3.2 電阻的溫度系數(shù)與外延層摻雜濃度的關(guān)系,如果外延層上再覆蓋一層P型擴(kuò)散層，就可將其做成高阻值的電阻，即外延層溝道電阻(如圖3.

12、13所示)，其結(jié)構(gòu)與基區(qū)溝道電阻類似，此時(shí)阻值為： 式中RS為溝道區(qū)薄層電阻；L為P型擴(kuò)散區(qū)長度；W為外延層電阻的寬度。,5.離子注入電阻 離子注入電阻是在外延層上注入硼離子形成的電阻區(qū)，在電阻區(qū)兩端進(jìn)行P型雜質(zhì)擴(kuò)散以獲得歐姆接觸，作為電阻的引出端，如圖3.14所示。 具有以下特點(diǎn)： 薄層電阻RS的可控范圍較大，電阻精度較高； 電阻的幾何尺寸W、L可精確控制； 電阻的溫度系數(shù)TCR與退火條件及RS有關(guān)，通過工藝調(diào)整可適當(dāng)降低溫度系數(shù)。 其缺點(diǎn)是由于注入結(jié)深較小(0.10.8)mm，所以注入層的厚度受PN結(jié)耗盡層寬度的影響較大，導(dǎo)致電阻阻值隨電阻兩端電壓的變化而發(fā)生變化。,3.1.3 MOSIC

13、中常用的電阻 1.多晶硅電阻 在硅柵MOS電路中常用多晶硅作電阻，其結(jié)構(gòu)如圖3.15所示。電阻阻值為 式中LD為源漏擴(kuò)散時(shí)向電阻區(qū)的橫向擴(kuò)散量。如果用擴(kuò)散摻雜法為多晶硅摻雜，阻值精度不高。常用來作存儲器存儲單元的負(fù)載電阻(只要求阻值大，精度要求不高)。若用離子注入法摻雜，則電阻的精度可以提高。,Leff,L,LD,LD,W,場區(qū),二氧化硅,Si,圖 3.15 多晶硅電阻,多晶硅層,2.用MOS管作電阻 從MOS管的I-V特性我們知道，當(dāng)MOS管的漏源電壓VDSVDSat時(shí)，MOS管工作在線性區(qū)，I-V特性為阻性特性。MOS管用作電阻正是利用了這一特性，其特點(diǎn)是占用芯片面積較其他形式的電阻小的多

14、。但它是一個(gè)非線性電阻，電阻值隨電源電壓發(fā)生變化。由晶體管原理可知，非飽和區(qū)的溝道電阻可以表示為,3.2 集成電容器,Formula for Capacitance,K, dielectric constant in farads/cm A, plate area in cm2 S, spacing between plates in cm,基本電容器結(jié)構(gòu),集成電路中常用的電容器結(jié)構(gòu),因?yàn)榧呻娙萜鞯膯挝幻娣e電容量CA比較小，而電容值(C=ACA)又與于面積乘正比，為了達(dá)到一定的電容量，就必須靠增加面積來實(shí)現(xiàn)。所以在集成電路的設(shè)計(jì)中應(yīng)盡量避免使用電容器。 3.2.1雙極集成電路中常用的集成電容

15、器 常用的有反偏PN結(jié)電容和MOS結(jié)構(gòu)電容兩種 1.反偏PN結(jié)電容 制作工藝完全和晶體管兼容，但電容值較小。從表2.1可見一般的發(fā)射結(jié)零偏單位面積電容較集電結(jié)的大。 如果要提高PN結(jié)零偏單位面積電容，可采用圖3.16所示的發(fā)射區(qū)擴(kuò)散層-隔離擴(kuò)散層-隱埋層結(jié)構(gòu),由圖可見，這種結(jié)構(gòu)的電容實(shí)際是兩個(gè)電容的并聯(lián)，所以單位面積電容值大，但由于存在P+N+結(jié)，所以擊穿電壓低。另外，隔離襯底結(jié)電容Cjs隨隔離島面積的增加而增大，為了降低影響可盡量提高隔離襯底結(jié)的反偏電壓。,2.MOS電容器 (1)結(jié)構(gòu) 雙極IC中常用的MOS電容器結(jié)構(gòu)如圖3.17所示。 由圖可見，該電容的下電極為N+發(fā)射區(qū)擴(kuò)散層，上電極為鋁

16、膜，,中間介質(zhì)為SiO2，作為電容器絕緣介質(zhì)的二氧化硅制作工藝要求較高，一般通過干氧實(shí)現(xiàn)。 電容值與電容器兩端的電壓、以及N+區(qū)的摻雜濃度、氧化硅的厚度tox有關(guān)。當(dāng)N+區(qū)的摻雜濃度為1020/cm3， tox0.1mm，MOS電容器的電容值可近似認(rèn)為與工作電壓及信號頻率無關(guān)。即,(2)MOS電容器的特點(diǎn) 因單位面積電容值較小，所以占用芯片面積較大； 擊穿電壓(BV=EBtox)較高(50100V)； 溫度系數(shù)小(溫度的變化只對耗盡層電容有影響)； 電容值基本上與電壓大小、電壓極性無關(guān)(下電極用N+發(fā)射區(qū)擴(kuò)散層時(shí))； 單個(gè)電容的誤差(C/C)較大，但匹配誤差較??； 有較大的寄生電容Cjs。,(

17、3)MOS電容器的等效電路 等效電路如圖3.18所示，圖中R為下電極N+發(fā)射區(qū)擴(kuò)散層的電阻，為了提高Q值，必須減小R值，通常設(shè)計(jì)成方形以減小R值。,3.2.2 MOS集成電路中常用的MOS電容器 1.感應(yīng)溝道的單層多晶硅MOS電容器 電容的頂視圖和等效電路如圖3.19所示，它是以柵氧化層作為介質(zhì)，多晶硅為上電極，襯底表面感應(yīng)溝道區(qū)為下電極。電容的大小與電容兩端所加電壓有關(guān)，常用在自舉電路中。 2.雙層多晶硅MOS電容器 結(jié)構(gòu)如圖3.20所示，電容器的上、下電極均為摻雜的多晶硅，通過場氧化層與其它元件及襯底隔開，所以是一個(gè)寄生參數(shù)很小，以薄氧化層為介質(zhì)的固定電容。只要能精確控制氧化層介質(zhì)的質(zhì)量和

18、厚度，就可得到精確的電容值，其大小為：,3.3 互連(內(nèi)連線),集成電路中的內(nèi)連線有金屬膜、擴(kuò)散條、多晶硅等。隨著集成電路CD的不斷縮小，這些連線的寄生電阻和寄生電容對整個(gè)電路系統(tǒng)的影響越來越明顯。從某種意義上說連線也成為一種“元件”。 在電路設(shè)計(jì)時(shí)應(yīng)根據(jù)具體要求，在不同的地方采用不同的連線。 3.3.1 金屬膜互連 金屬膜連線相對其他連線來說，連線的電阻最小，所以主要用于大電流的傳輸。常用的金屬是鋁。 在金屬互連的設(shè)計(jì)時(shí)，除了考慮電路的連接關(guān)系與設(shè)計(jì)規(guī)則(包括最小寬度、間距、與電極孔的最小覆蓋等)限制外，還應(yīng)注意以下幾個(gè)問題。 長引線的電阻 當(dāng)連線很長，寬度又很窄時(shí)，連線的電阻會隨之,增加。

19、在設(shè)計(jì)金屬膜的厚度時(shí)，一般在工藝允許情況下應(yīng)盡量厚一些(1.20.2mm)，這樣在同樣的寬度和長度情況下電阻會減小，但厚度增加對金屬膜的反刻會帶來困難，特別是側(cè)向腐蝕反而會使有效寬度減小。 大電流密度的限制 通過金屬膜的電流增加，對鋁來說會導(dǎo)致“電遷徙”現(xiàn)象的出現(xiàn),嚴(yán)重時(shí)甚至斷路。美國軍用標(biāo)準(zhǔn)規(guī)定，流經(jīng)純鋁膜的電流密度為 通常流經(jīng)電源線和地線的電流最大，所以對電源線和地線的設(shè)計(jì)應(yīng)盡量的寬，或者用Al-Si-Cu合金代替純鋁也是不錯(cuò)的選擇。,Si-Al互熔問題 在高溫下，Al和Si會形成Al-Si共熔體(熔點(diǎn)溫度577)，一旦共熔，1mm厚的鋁膜可熔去0.12mm的硅層，這樣器件有源區(qū)(雙極晶體管的發(fā)射區(qū)、MOS管的源漏)的厚度就會變薄。另外還有可能使淺結(jié)出現(xiàn)熔穿。所以對于淺結(jié)、小接觸孔、大而厚的鋁膜，要特別選擇適當(dāng)?shù)暮辖饻囟群蜁r(shí)間(一般取450500，2030min)。另外一種解決