Verilog-HDL期末考試復習題

1、【第一章】1、FPGA 芯片的發(fā)展主要體現(xiàn)在哪幾個方面？未來的發(fā)展趨勢是什么？ 答：新型芯片的規(guī)模越來越大，成本越來越低，低端的FPGA已逐步取代了傳統(tǒng)的數(shù)字元件。 先進的ASIC生產(chǎn)工藝已經(jīng)被用于FPGA的生產(chǎn)，越來越豐富的處理器內核被嵌入到高端的FPGA芯片中，基于FPGA的開發(fā)成為一項系統(tǒng)級設計工程。隨著半導體制造工藝的不同提高，F(xiàn)PGA的集成度將不斷提高，制造成本將不斷降低，其作為替代ASIC來實現(xiàn)電子系統(tǒng)的前景將日趨光明。 2、EDA 技術的優(yōu)勢是什么？ 答：1.用HDL對數(shù)字系統(tǒng)進行抽象的行為與功能描述以及具體的內部線路結構描述，從而可以在電子設計的各個階段、各個層次進行計算機模擬

2、驗證，保證設計過程的正確性，可以大大降低設計成本，縮短設計周期。 2.EDA工具之所以能夠完成各種自動設計過程，關鍵是有各類庫的支持。3.某些HDL也是文檔型的語言，極大地簡化了設計文檔的管理。4.EDA具有日益強大的邏輯設計仿真測試技術，極大地提高了大規(guī)模系統(tǒng)電子設計的自動化程度。5.基于EDA技術的設計，由于用HDL表達的成功的專用功能設計在實現(xiàn)目標方面有很大的可選性，它既可以用不同來源的通用FPGA/CPLD實現(xiàn)，也可以直接以ASIC來實現(xiàn)，設計者擁有完全的自主權。6.EDA技術的設計語言是標準化的，不會由于設計對象的不同而改變；它的開發(fā)工具是規(guī)范化的，EDA軟件平臺支持任何標準化的設計

3、語言；它的設計成果是通用性的，IP核具有規(guī)范的接口協(xié)議。良好的可移植與可測試性，為系統(tǒng)開發(fā)提供了可靠的保證。7.EDA技術能將所有設計環(huán)節(jié)納入統(tǒng)一的自頂向下的設計方案中。8.EDA不但在整個設計流程上充分利用計算機的自動設計能力，在各個設計層次上利用計算機完成不同內容的仿真模擬，而且在系統(tǒng)板設計結束后仍可利用計算機對硬件系統(tǒng)進行完整全面的測試。 3、EDA 的設計流程包括哪幾個環(huán)節(jié)？ ANS: 設計輸入（原理圖/HDL 文本編輯） 綜合 FPGA/CPLD 適配 時序仿真與 功能門級仿真 FPGA/CPLD 編程下載 FPGA/CPLD 器件電路硬件檢測。4、硬件描述語言的種類有哪些？ ANS

4、: VHDL 、Verilog HDL、SystemVerilog、System C 等答：VHDL、Verilog、HDL、System Verilog、System C。 5、自頂向下設計方法的優(yōu)點是什么？ ANS: 過程大部分由計算機完成，可植性強，便于系統(tǒng)的優(yōu)化和升級，以及對模型進行及 時的修改，以改進系統(tǒng)或子系統(tǒng)的功能，更正設計錯誤，提高目標系統(tǒng)的工作速度，減小面 積耗用，降低功耗和成本等。在 EDA 技術應用中，自頂向下的設計方法，就是在整個設計 流程中各設計環(huán)節(jié)逐步求精的過程。 6、ip 核可分為哪幾類？ ANS: 軟 IP 、固 IP、硬 IP7、ip 在 EDA 技術的應用和

5、發(fā)展中的意義是什么？ ANS: IP 就是將某些功能固化，而當 EDA 設計也需要這些功能的時候，就可以直接將植 入了此功能的 IP 拿過來直接用，而不用再重新設計。這樣既可以提高效率又可以減少設計 風險。IP 核具有規(guī)范的接口協(xié)議，良好的可移植與可測試性，為系統(tǒng)開發(fā)提供了可靠的保 證。8、可編程邏輯器件經(jīng)歷哪些發(fā)展過程？答：它大致經(jīng)歷了從PROM、PLA、PAL、GAL、EPLD、FPGA和CPLD的發(fā)展過程。FPGA的配置方式有哪些？PS被動串行模式、PPS被動并行同步模式、PPA被動并行異步模式、PSA被動串行異步模式、JTAG方式、AS主動串行模式。JTAG：MSEL都為0。9、VHD

6、L中標識符的命名規(guī)則是什么？答：標識符是設計者在VHDL程序中自己定義的，用于標識不同名稱的詞語。1. 有效的字符：包括26個大小寫英文字母，數(shù)字包括09以及下劃線；2. 任何標識符必須以英文字母開頭；3. 必須是單一的下劃線，且前后都要有字母或數(shù)字；4. 標識符中的英文字母不區(qū)分大小寫；5.允許包含圖形符號，包括空格等。 10、端口模式有哪些？1. in：輸入端口。定義的通道為單向只讀模式。規(guī)定數(shù)據(jù)只能由此端口被讀入實體中；2. out：輸出端口。定義的通道為單向輸出模式。規(guī)定數(shù)據(jù)只能通過此端口從實體向外流出，或可以將實體中的數(shù)據(jù)向此端口賦值；3. inout：雙向端口。定義的通道確定為輸入

7、輸出雙向端口；buffer：緩沖端口。功能與inout類似，區(qū)別在于當需要輸入數(shù)據(jù)時，只允許內部回讀輸出的信號，即允許反饋。與inout模式相比，buffer回讀的信號不是由外部輸入的，而是由內部產(chǎn)生、向外輸出的信號。11、VHDL 中有哪些基本的數(shù)據(jù)類型？ ANS: bit、 bit_vector、 std_logic、 std_logic_vector、 boolean （布爾） natural （自然數(shù)） integer 、 、 （整數(shù)） 、signed（有符號） 、unsigned（無符號） 、array（數(shù)組類)、record（記錄類型） 、 Subtype（子類型） 、用戶自定義類

8、型。12、常用的 VHDL 程序包有哪些？ ANS ： STD_LOGIC_1164 、 STD_LOGIC_ARITH STD_LOGIC_UNSIGNED 答：std_logic_1164、std_logic_arith、std_logic_signed、std_logic_unsigned13、verilog中兩種基本的數(shù)據(jù)類型net（wire）和reg的區(qū)別。reg型主要用于定義特定類型的變量，寄存器變量wire型應用于assign語句中，且assign語句中必須要用wire網(wǎng)線型變量。reg相當于存儲單元，wire相當于物理連線wire表示直通，即只要輸入有變化，輸出馬上無條件地反映

9、；reg表示一定要有觸發(fā)，輸出才會反映輸入wire對應于連續(xù)賦值，如assign reg對應于過程賦值，如always，initialreg型保持最后一次的賦值，而wire型則需要持續(xù)的驅動。14、verilog中的時鐘過程表述的特點和規(guī)律1.某信號被定義成邊沿敏感時鐘信號，則posedge A或 negedge A放敏感表中，always結構塊中不能再出現(xiàn)信號A了。2.若B被定義成對應于時鐘的電平敏感異步控制信號，則除 posedge B或negedge B放敏感表中，always塊中必須給出邏輯描述，即表述上是邊沿敏感，性能上是電平敏感。3.若某信號對于時鐘同步，則不能出現(xiàn)在敏感信號表中。

10、4. 敏感表中邊沿敏感信號和電平敏感信號不能同時出現(xiàn)。15、阻塞式賦值和非阻塞式賦值的區(qū)別阻塞式賦值是順序執(zhí)行符號為“=”是時鐘觸發(fā)，非阻塞時賦值是并行執(zhí)行的符號為“=”是邊沿觸發(fā)。在組合邏輯建模中應使用阻塞賦值； 在時序邏輯建模中應使用非阻塞賦值。16、verilog語言有哪幾種描述風格？1.行為描述；2.數(shù)據(jù)流描述；3.結構描述。17、任務和函數(shù)語句的區(qū)別任務就是一段封裝在“taskendtask”之間的程序。任務可以彼此調用，而且任務內還可以調用函數(shù)。任務調用語句只能出現(xiàn)在過程塊內； 任務的輸出端口必須和寄存器類型的數(shù)據(jù)變量對應。函數(shù)的調用也是通過函數(shù)名來完成的，而且它在函數(shù)結構體內代表

11、一個內部變量，函數(shù)調用的返回值就是通過函數(shù)名變量傳遞給調用語句的。a.函數(shù)定義只能在模塊中完成，不能出現(xiàn)在過程塊中；b. 函數(shù)至少要有一個輸入端口，但不能包含輸出和雙向端口;c. 在函數(shù)結構中，不能使用任何形式的時間控制語句（#、wait等），也不能使用disable中止語句；d. 函數(shù)定義結構體總不能出現(xiàn)過程塊語句；e. 函數(shù)內部可以調用函數(shù)，但不能調用過程。18、狀態(tài)機的優(yōu)點1.高效的順序控制模型；2.容易利用現(xiàn)成的EDA優(yōu)化工具；3.性能穩(wěn)定；4.設計實現(xiàn)效率高；5.高速性能。19、狀態(tài)機的狀態(tài)編碼有哪幾種？各自的優(yōu)缺點是什么？1.直接輸出型編碼：這種編碼最典型的應用就是計數(shù)器。直接輸出

12、型編碼方式就是所謂的用戶自定義編碼方式，它的優(yōu)點是輸出速度快，不太可能出現(xiàn)毛刺現(xiàn)象。缺點是程序的可讀性差，用于狀態(tài)譯碼的組合邏輯資源比其他以相同觸發(fā)器數(shù)量觸發(fā)器構成的狀態(tài)機多，而且控制非法狀態(tài)出現(xiàn)的容錯技術要求比較高。2.順序編碼：優(yōu)點是這種編碼方式最為簡單，在傳統(tǒng)設計技術中最為常用，其使用的觸發(fā)器最少，剩余的非法狀態(tài)也最少，容錯技術較為簡單。缺點也很多，如常常會占用狀態(tài)轉換譯碼組合邏輯較多的資源，特別是有的相鄰狀態(tài)或不相鄰狀態(tài)的狀態(tài)轉換時涉及多個觸發(fā)器的同時狀態(tài)轉換，因此將耗費更多的轉換時間，而且容易出現(xiàn)毛刺現(xiàn)象。4. 一位熱碼狀態(tài)編碼：一位熱碼狀態(tài)編碼雖然占用了較多的觸發(fā)器，但其簡單的編碼

13、方式大為簡化了狀態(tài)譯碼邏輯，提高了狀態(tài)轉換速度，增強了狀態(tài)機的工作穩(wěn)定性，這對于含有較多的時序邏輯資源、相對較少的組合邏輯資源的FPGA器件是最好的解決方案。16分頻module clk_div_16( clk_in, rst_n, clk_out); input clk_in; input rst_n; output clk_out; reg 2:0 cnt; reg clk_out_t; always (posedge clk_in) begin if (!rst_n) begin cnt = 0; clk_out_t = 0; end else begin if (cnt = 3b111

14、) begin cnt = 3b000; clk_out_t = clk_out_t; end else begin cnt = cnt + 3b001; end end end assign clk_out = clk_out_t; endmodule奇數(shù)分頻3分頻module clk_div_3(clk_in, rst_n, clk_out); input clk_in; input rst_n; output clk_out; reg 1:0 cnt, cnt1; reg clk_1to3p, clk_1to3n; always (posedge clk_in) begin /上升沿3分頻，占空比為1:2？ if(!rst_n) begin cnt = 0; clk_1to3p = 0; end else begin if(cnt = 2b10) begin cnt = 0; clk_1to3p = clk_1to3p; end else begin cnt = cnt + 1; clk_1to3p = !clk_1to3p; end end endalways (negedge clk_in) begin /下降沿3分頻，占空比為1:2 i