數(shù)字電路與系統(tǒng)設(shè)計.ppt

1、數(shù)字電路與系統(tǒng)設(shè)計,張順興 主編,東南大學(xué)出版社,目 錄,第1章 數(shù)制與碼制 第2章 邏輯代數(shù)基礎(chǔ) 第4章 組合邏輯電路 第5章 觸發(fā)器 第6章 時序邏輯電路 第9章 半導(dǎo)體存儲器 第10章 可編程邏輯器件 第11章硬件描述語言（VHDL） 第12章 數(shù)字系統(tǒng)設(shè)計基礎(chǔ),返回封面,第1章 數(shù)制與碼制,1.0 緒論 1.1 數(shù)制 1.2 碼制 第1章 習題,返回目錄,1.0 緒論,一、數(shù)字電子技術(shù)的發(fā)展與應(yīng)用 二、數(shù)字電子技術(shù)的優(yōu)點 三、模擬信號和數(shù)字信號 四、二進制代碼“1”和“0”的波形表示 五、本課程的研究內(nèi)容 六、學(xué)習方法 七、參考教材,返回第1章目錄,1.1 數(shù)制,一、十進制（Decim

2、al） 二、二進制（Binary） 三、十六進制（Hexadecimal） 四、八進制（Octal） 五、數(shù)制轉(zhuǎn)換,返回第1章目錄,1.2 碼制（編碼的制式）,一、二進制碼 二、二十進制（BCD）碼 三、字符、數(shù)字代碼,返回第1章目錄,第1章 習題,1.1 (1) (2) (3) (4) 1.3 (1) (2) 1.4 (1) (2) (3) 1.5 (1) (2) (3) 1.6 (1) (2) (3) 1.7 (1) (2) (3) 1.8 (1) (2) (3) 1.9 (1) (2) 1.10 (1) (2) 1.11 (1) (2) (3) (4) (5) (6) 1.12,返回第1

3、章目錄,第2章 邏輯代數(shù)基礎(chǔ),2.1 概述 2.2 邏輯代數(shù)中的運算 2.3 邏輯代數(shù)的公式 2.4 邏輯代數(shù)的基本規(guī)則 2.5 邏輯函數(shù)的表達式 2.6 邏輯函數(shù)的化簡 第2章 習題,返回目錄,2.1 概述,一、三種基本邏輯關(guān)系 二、邏輯變量 三、邏輯函數(shù)及其表示方法,返回第2章目錄,2.2 邏輯代數(shù)中的運算,一、三種基本邏輯 二、復(fù)合邏輯運算,返回第2章目錄,2.3 邏輯代數(shù)的公式,一、基本公式 二、異或、同或邏輯的公式 三、常用公式,返回第2章目錄,2.4 邏輯代數(shù)的基本規(guī)則,一、代入規(guī)則 二、反演規(guī)則 三、對偶規(guī)則,返回第2章目錄,2.5 邏輯函數(shù)的表達式,一、常見表達式 二、標準表達

4、式 1.最小項、最小項表達式 2.最大項、最大項表達式 3.最小項和最大項的性質(zhì) 4.幾個關(guān)系式 5.由一般表達式寫最小(大)項表達式的方法 6.由真值表寫最?。ù螅╉棻磉_式的方法,返回第2章目錄,2.6 邏輯函數(shù)的化簡,一、化簡的意義和最簡的標準 1.化簡的意義（目的） 2.化簡的目標 3.最簡的標準 二、公式法 1.與或式的化簡 2.或與式的化簡,返回第2章目錄,2.6 邏輯函數(shù)的化簡,三、卡諾圖化簡法 1.邏輯函數(shù)的卡諾圖表示 2.卡諾圖的運算 3.卡諾圖化簡法 四、非完全描述邏輯函數(shù)的化簡 1.約束項、任意項、無關(guān)項及非完全描述邏輯函數(shù) 2. 非完全描述邏輯函數(shù)的化簡 3. 無關(guān)項的運

5、算規(guī)則,返回第2章目錄,2.6 邏輯函數(shù)的化簡,五、最簡與或式的轉(zhuǎn)換 1.轉(zhuǎn)換成兩級與非式 2.轉(zhuǎn)換成兩級或非式 3.轉(zhuǎn)換成與或非式,返回第2章目錄,第2章 習題,2.1 (1) (2) (3) 2.4 (1) (2) (3) 2.10 (1) (2) 2.11 (1) (2) 2.12 (1) (3) (4) 2.13 (1) 2.14,返回第2章目錄,第4章 組合邏輯電路,4.1 SSI構(gòu)成的組合邏輯電路的分析和設(shè)計 4.2 中規(guī)模集成組合邏輯電路 4.3競爭和冒險 第4章 習題,返回目錄,4.1 SSI構(gòu)成的組合邏輯電路的分析和設(shè)計,一、組合電路的分析 1.分析目的 2.分析步驟 二、組

6、合電路的設(shè)計 1.設(shè)計目的 2.設(shè)計步驟（雙軌輸入情況下）,返回第4章目錄,4.2 中規(guī)模集成組合邏輯電路,一、編碼器 1.二進制編碼器 2.二十進制優(yōu)先編碼器74147 二、譯碼器 1.二進制譯碼器 2.二十進制譯碼器 3.數(shù)字顯示譯碼器,返回第4章目錄,4.2 中規(guī)模集成組合邏輯電路,三、數(shù)據(jù)選擇器 1.四選一數(shù)據(jù)選擇器 2.八選一數(shù)據(jù)選擇器 3.數(shù)據(jù)選擇器的擴展 4.用數(shù)據(jù)選擇器設(shè)計組合邏輯電路 四、數(shù)據(jù)比較器 1.四位并行數(shù)據(jù)比較器7485 2.數(shù)據(jù)比較器的應(yīng)用舉例,返回第4章目錄,4.2 中規(guī)模集成組合邏輯電路,五、全加器 1.四位串行進位全加器 2.四位超前進位全加器 3.全加器的

7、應(yīng)用舉例,返回第4章目錄,4.3 競爭和冒險,一、競爭和冒險的概念 1. 競爭 2.冒險 二、冒險的判別方法 1.邏輯冒險的判別 (1)代數(shù)法 (2)卡諾圖法 2.功能冒險的判別 三、冒險的消除方法 1.增加多余項，消除邏輯冒險 2.加濾波電容 3.加取樣脈沖,返回第4章目錄,第4章 習題,4.2 4.4 4.7(3) 4.12 4.14 (1)(4) 4.15(1) 4.18 例1 4.20 4.21,返回第4章目錄,第5章 觸發(fā)器（Flip Flop）,5.1 概述 5.2 基本SRFF(SDRDFF) 5.3 鐘控電位觸發(fā)器（鐘控觸發(fā)器） 5.4 常用觸發(fā)器 5.5 CMOS FF 5.

8、6 觸發(fā)器邏輯功能的轉(zhuǎn)換 第5章 觸發(fā)器習題,返回目錄,5.1 概述,一、觸發(fā)器概念 二、觸發(fā)器的分類 1.按是否受控于時鐘脈沖(CP Clock Pulse ) 2.按實現(xiàn)的邏輯功能,返回第5章目錄,5.2 基本SRFF(SDRDFF),一、與非門構(gòu)成的基本SRFF 1.電路構(gòu)成 2.邏輯功能 3.邏輯功能的表示方法 二、或非門構(gòu)成的基本SRFF 1.電路構(gòu)成 2.邏輯功能的表示方法,返回第5章目錄,5.3 鐘控電位觸發(fā)器（鐘控觸發(fā)器）,一、鐘控SRFF(SR鎖存器) 1.電路構(gòu)成 2.鐘控原理 3.邏輯功能 二、鐘控DFF(D鎖存器) 1.電路構(gòu)成 2.邏輯功能,返回第5章目錄,5.3 鐘

9、控電位觸發(fā)器（鐘控觸發(fā)器）,三、鐘控觸發(fā)器的觸發(fā)方式與空翻 1.觸發(fā)方式（工作方式） 2.空翻,返回第5章目錄,5.4常用觸發(fā)器,一、維持阻塞型DFF 1.電路結(jié)構(gòu) 2.工作原理 3.功能描述 4.動態(tài)特性（脈沖工作特性） 二、主從SREF 1.電路結(jié)構(gòu) 2.工作原理 3.功能描述,返回第5章目錄,5.4常用觸發(fā)器,三、JKFF 1.主從JKFF 2.邊沿JKFF 四、TFF和TFF 1.TFF 2.TFF,返回第5章目錄,5.5 CMOS FF,一、CMOS DFF 1.電路結(jié)構(gòu) 2.工作原理 二、CMOS JKFF,返回第5章目錄,5.6 觸發(fā)器邏輯功能的轉(zhuǎn)換,一、轉(zhuǎn)換模型 二、公式法 三

10、、列表圖解法,返回第5章目錄,第5章 觸發(fā)器習題,5.1 5.2 5.3 5.4 5.5 5.6 5.7 5.8 5.10 5.11 5.12 5.13 5.14 5.15 5.16 5.17 5.18 5.19 5.20 5.21,返回第5章目錄,第6章 時序邏輯電路,6.1 概述 6.2 時序電路的分析 6.3 時序電路的設(shè)計 6.4 寄存器和移存器 6.5 計數(shù)器 6.6 序列碼發(fā)生器 6.7 順序脈沖發(fā)生器 第6章習題,返回目錄,6.1 概述,一、組合電路 1.結(jié)構(gòu)特點 2.功能特點 二、時序電路 1.結(jié)構(gòu)特點 2.功能特點 3.工作描述 4.分類,返回第6章目錄,6.2 時序電路的分

11、析,一、分析方法 1.分析電路結(jié)構(gòu) 2.寫出四組方程 3.作狀態(tài)轉(zhuǎn)移表、狀態(tài)轉(zhuǎn)移圖或波形圖 4.電路的邏輯功能描述 二、分析舉例 例6.2.1 例6.2.2 例6.2.3,返回第6章目錄,6.3 時序電路的設(shè)計,一、同步時序電路的設(shè)計 1.設(shè)計步驟 2.設(shè)計舉例 (1)作原始狀態(tài)轉(zhuǎn)移表或原始狀態(tài)轉(zhuǎn)移圖； (2)化簡原始狀態(tài)轉(zhuǎn)移表； (3)狀態(tài)編碼（狀態(tài)分配）； (4)設(shè)計各觸發(fā)器的激勵函數(shù)和電路的輸出函數(shù)。,返回第6章目錄,6.4 寄存器和移存器,一、寄存器 1.寄存單元（一位數(shù)碼寄存器） 2.MSI寄存器74175 二、移位寄存器 1.概述 2.MSI移位寄存器,返回第6章目錄,6.5 計數(shù)

12、器,1.計數(shù)器的概念 2.應(yīng)用 3.基本結(jié)構(gòu) 4.分類 一、二進制計數(shù)器 1.同步計數(shù)器（由SSI構(gòu)成） 2.異步計數(shù)器（由SSI構(gòu)成） 3.MSI二進制計數(shù)器,返回第6章目錄,6.5 計數(shù)器,二、十進制計數(shù)器 1.74LS90 2.74LS160 三、任意進制計數(shù)器 1.用觸發(fā)器和邏輯門設(shè)計任意進制計數(shù)器 2.用MSI二、十進制計數(shù)器構(gòu)成任意進制計數(shù)器 3.MSI任意進制計數(shù)器,返回第6章目錄,6.5 計數(shù)器,四、移存型計數(shù)器 1.概述 2.分析與設(shè)計 3.典型電路,返回第6章目錄,6.6 序列碼發(fā)生器,一、概述 1.概念 2.作用 3.序列碼發(fā)生器結(jié)構(gòu)類型 二、計數(shù)型序列碼發(fā)生器的設(shè)計 1

13、.已知序列碼 2.已知序列長度 三、移存型序列碼發(fā)生器的設(shè)計 1.已知序列碼 2.已知序列長度,返回第6章目錄,6.7 順序脈沖發(fā)生器,一、概述 1.順序脈沖概念 2.順序脈沖發(fā)生器概念及分類 3.順序脈沖發(fā)生器的設(shè)計 二、舉例,返回第6章目錄,第6章習題,6.8 6.2 例1 6.3 例2 6.4 6.12 (1) 6.17 6.22 (b) 6.25 (1) (2) 6.35(1) 6.40,返回第6章目錄,第9章 半導(dǎo)體存儲器,9.0 概述 9.1 只讀存儲器（ROM） 9.2 隨機存儲器(RAM) 第9章 習題,返回目錄,9.0 概述,一、半導(dǎo)體存儲器概念 二、重要指標 1.存儲量 2

14、.存取速度 三、分類 1.按存取方式分類,返回第9章目錄,9.1 只讀存儲器（ROM）,一. ROM的分類 1.按存儲內(nèi)容寫入方式來分 2.按使用器件類型來分 二.ROM的結(jié)構(gòu) 三.ROM的工作原理 四、ROM的邏輯關(guān)系 1.屬于組合邏輯電路 2.陣列圖,返回第9章目錄,9.1 只讀存儲器（ROM）,五、ROM的應(yīng)用 1.實現(xiàn)組合邏輯函數(shù) 2.字符發(fā)生器 六、固定ROM(MROM) 七、可編輯只讀存儲器(PROM) 八、可改寫可編程只讀存儲器(EPROM),返回第9章目錄,9.2 隨機存儲器(RAM),一、靜態(tài)RAM(SRAM) 二、存儲容量的擴展 1.位擴展 2.字擴展 三、動態(tài)RAM(DR

15、AM),返回第9章目錄,第9章 習題,9.2 9.7,返回第9章目錄,第10章 可編程邏輯器件,10.1 PLD概述 10.2 PLD的基本結(jié)構(gòu) 10.3 PLD的表示方法 10.4 PLD的分類 10.5 可編程邏輯陣列（PLA） 10.6 可編程陣列邏輯（PAL） 10.7 通用陣列邏輯（GAL） 10.8 現(xiàn)場可編程門陣列FPGA,返回目錄,10.1 PLD概述,一、概念 二、開發(fā)環(huán)境 三、開發(fā)過程,返回第10章目錄,10.2 PLD的基本結(jié)構(gòu),一、PLD實現(xiàn)各種邏輯功能的依據(jù) 二、基于與或陣列結(jié)構(gòu)的PLD的總體結(jié)構(gòu),返回第10章目錄,10.3 PLD的表示方法,一、緩沖電路 二、與門、

16、或門及連接表示 三、多路選擇器,返回第10章目錄,10.4 PLD的分類,一、按集成度分類 二、按編程方法分類,返回第10章目錄,10.5 可編程邏輯陣列（PLA）,一、PLA基本結(jié)構(gòu) 二、PLA應(yīng)用舉例,返回第10章目錄,10.6 可編程陣列邏輯（PAL）,一、專用輸出結(jié)構(gòu) 二、可編程輸入/輸出結(jié)構(gòu) 三、寄存器輸出結(jié)構(gòu) 四、異或輸出結(jié)構(gòu),返回第10章目錄,10.7 通用陣列邏輯（GAL）,一、GAL16V8電路結(jié)構(gòu) 二、GAL16V8的OLMC 1.OLMC的結(jié)構(gòu) 2.GAL16V8的結(jié)構(gòu)控制字 3.OLMC的配置 三、GAL16V8的行地址結(jié)構(gòu) 四、GAL應(yīng)用舉例,返回第10章目錄,10.

17、8 現(xiàn)場可編程門陣列FPGA,一、FPGA的基本結(jié)構(gòu) 二、CLB和IOB 1.XC2000系列的CLB 2.XC2000系列的IOB 三、IR 1.金屬線 2.開關(guān)矩陣 3.可編程連接點,返回第10章目錄,第十一章 硬件描述語言VHDL,11.1 概述 11.2 VHDL基本結(jié)構(gòu) 11.3 VHDL語言元素 11.4 VHDL常用編程語句 11.5 基本邏輯電路設(shè)計,返回目錄,11.1 概述,一、硬件描述語言（HDL） 二、VHDL的發(fā)展概況 三、用VHDL設(shè)計硬件電路的過程,返回第11章目錄,11.2 VHDL基本結(jié)構(gòu),一、元件（component) 二、VHDL基本結(jié)構(gòu) 11.2.1 實體

18、（ENTITY） 11.2.2 結(jié)構(gòu)體（ARCHITECTURE） 11.2.3 配置（CONFIGURATION） 11.2.4 庫（LIBRARY） 11.2.5 包（PACKAGE）,返回第11章目錄,11.3 VHDL語言元素,11.3.1 VHDL詞法規(guī)則與標識符 11.3.2 數(shù)據(jù)對象和數(shù)據(jù)類型 11.3.3 運算符(operator),返回第11章目錄,11.4 VHDL常用編程語句,11.4.1 順序（SEQUENTIAL）描述語句 一、條件語句（if） 二、開關(guān)語句（case） 11.4.2 并發(fā)（CONCURENT）描述語句 一、進程語句 二、信號賦值語句 三、when e

19、lse語句 四、with select語句 五、元件說明語句、元件例化語句,返回第11章目錄,11.5 基本邏輯電路設(shè)計,11.5.1 組合邏輯電路設(shè)計 11.5.2 時序邏輯電路設(shè)計,返回第11章目錄,第12章 數(shù)字系統(tǒng)設(shè)計基礎(chǔ),12.0 數(shù)字系統(tǒng)概念及設(shè)計方法 12.1 概述 12.2 寄存器傳輸語言(RTL) 12.3 數(shù)字系統(tǒng)設(shè)計的其他描述工具 12.4 數(shù)字系統(tǒng)設(shè)計舉例 12.5 PLD在數(shù)字系統(tǒng)設(shè)計中的應(yīng)用 12.6 VHDL實現(xiàn)數(shù)字系統(tǒng)舉例,返回目錄,12.0 數(shù)字系統(tǒng)概念及設(shè)計方法,一、數(shù)字系統(tǒng)概念 二、數(shù)字系統(tǒng)設(shè)計的任務(wù) 三、數(shù)字系統(tǒng)的設(shè)計方法 1.自底向上法（Bottom-

20、up） 2.自頂向下法（Top-Down） 3.以自頂向下法為主導(dǎo)，并結(jié)合使用自底向上法（TD&BU Combined）,返回第12章目錄,12.1 概述,一、數(shù)字系統(tǒng)的基本模型 1.基本模型 2.數(shù)據(jù)處理器 3.控制器 二、數(shù)字系統(tǒng)時序約定 1.同步數(shù)字系統(tǒng) 2.最小時鐘周期 3.異步輸入信號轉(zhuǎn)換成同步輸入信號,返回第12章目錄,12.1 概述,三、數(shù)字系統(tǒng)的設(shè)計步驟 1.系統(tǒng)設(shè)計 2.邏輯設(shè)計 3.電路設(shè)計 4.物理設(shè)計,返回第12章目錄,12.2 寄存器傳輸語言(RTL),1.寄存器傳輸操作 2.寄存器傳輸語言 3.寄存器的表示方法 一、傳輸操作 二、算術(shù)操作 三、邏輯操作 四、移位操作 五、條件控制語句,