bookcadence原理圖設(shè)計(jì)教程

1、 電子發(fā)燒友原理圖設(shè)計(jì)簡(jiǎn)介本文簡(jiǎn)要介紹了原理圖的設(shè)計(jì)過程，希望能對(duì)初學(xué)者有所幫助。 一建立一個(gè)新的工程 在進(jìn)行一個(gè)新的設(shè)計(jì)時(shí)，首先必須利用 Project Manager 對(duì)該設(shè)計(jì)目錄進(jìn)行配置，使該目錄具有如下的文件結(jié)構(gòu)。 ProjectProject directoryProject file包含了該設(shè)計(jì)的所有配置信息。如文件名稱，所用的文件庫.cpm等。cds.lib包含了該設(shè)計(jì)所用到的所有庫文件的路徑。design library該目錄下存放原理圖等相關(guān)信息。 worklibDesignDesign directory下面舉例說明：?jiǎn)?dòng) Pr

2、oject ManagerOpen: 打開一個(gè)已有 Project .New :建立一個(gè)新的 Project . 點(diǎn)擊 New 如下圖：此處添入你的工程名如：myprojectcadence 將會(huì)以你所填入的 project name 如：myproject 給project file 和 design library 分別命 電子發(fā)燒友名為 myproject.cpm 和 myproject.lib點(diǎn)擊 下一步 Available Library：列出所有可選擇的庫。包括 cadence 自帶庫等。Project Library：個(gè)人工程中將用到

3、的所有庫。如 myproject_lib點(diǎn)擊 下一步 此處添入你的設(shè)計(jì)名如：mydesign點(diǎn)擊 下一步 電子發(fā)燒友點(diǎn)擊 Finish 完成對(duì)設(shè)計(jì)目錄的配置。 為統(tǒng)一原理圖庫，所有共享的原理圖庫統(tǒng)一放在 CDMA 硬件討論園地 - PCB 設(shè)計(jì)專欄內(nèi)。 其中： libcdma 目錄為 IS95 項(xiàng)目所用的器件庫。 libcdma1 目錄為 IS95 項(xiàng)目之后所用的器件庫。 每臺(tái)機(jī)器上只能存放一套共享的原理圖庫，一般指定放在 D：盤的根目錄下， 即：D：libcdma , D：libcdma1 * 注意：設(shè)計(jì)開始時(shí)，應(yīng)該首先將機(jī)器上的庫與共享的原理圖

4、庫同步。 下面介紹如何將共享庫加入到自己的工程庫中。 點(diǎn)擊 Setup點(diǎn)擊 Edit 編輯 cds.lib 文件。添入以下語句: definelibcdmad:libcdmadefinelibcdma1d:libcdma1則庫 libcdma , libcdma1 被加入 Availiable Library 項(xiàng)內(nèi)。如下圖： 電子發(fā)燒友點(diǎn)擊 Add 依次將庫 libcdma , libcdma1 加入右邊自己的工程庫中。另：可通過右端 Up, Down 鍵排列庫的優(yōu)先級(jí)。 以上的準(zhǔn)備工作完成后，即可進(jìn)入 Concept- HDL 環(huán)境進(jìn)行原理圖的繪

5、制。二原理圖的設(shè)計(jì) 點(diǎn)擊 Design Entry 進(jìn)入 Concept- HDLConcept- HDL 是 Cadence 的電路原理圖設(shè)計(jì)輸入環(huán)境，下圖為 Concept-HDL 的目錄結(jié)構(gòu)： worklib 如：mydesignDesign_name Sch_1 Page1.csa: 第 1 頁原理圖的 ASCII 描述Page1.csb: 第 1 頁原理圖的二進(jìn)制描述Page1.csv: 第 1 頁原理圖的 ASCII 連接文件Verilog.v: 按verilog 仿真格式存放的設(shè)計(jì)網(wǎng)表 在 concept 中電路原理圖的設(shè)計(jì)流程如下：YN完成原理圖輸入否Y存盤（save,save

6、 as） 添加屬性（Property,Attribute） 定義信號(hào)名（add singnal_name） 連線（adding wires） 放置元器件（Adding parts） 電子發(fā)燒友下面就流程的各個(gè)部分做簡(jiǎn)單介紹。 1. Adding parts使用 Component-add 命令在原理圖中加元器件。 注意：為避免調(diào)出的元器件連線錯(cuò)位。柵格設(shè)置： 柵格為 50mil柵格顯示為 100mil首先應(yīng)放入公司的標(biāo)準(zhǔn)圖框（libcdmaFrameA1-A4,A4plus），再在圖框內(nèi)添加所需器件。其中介紹兩個(gè)命令： Version Sectio

7、n如下圖： -改變?cè)骷?hào)版本 指定邏輯元器件在物理封裝中的位置。并顯示 pin_number.- Replace元件替換。指用一個(gè)元件替換圖中的另一個(gè)元件。由于涉及到出料單的問題。放置器件（尤其是分立元件）時(shí)請(qǐng)按照CDMA 硬件部原理圖設(shè)計(jì)規(guī)范去做。對(duì)含有 PPT 信息的器件(PPT 表包含有器件的材料代碼和封裝信息)，可以按下圖，選擇以 Physical 方式從 PPT 中調(diào)入器件。 電子發(fā)燒友2. Adding wires a. 使用 WireDraw 命令可在連線的同時(shí)，對(duì)該線網(wǎng)加信號(hào)名。 靠近需要連線的元件管腳處，使用 shift +

8、right 鍵可以準(zhǔn)確快捷地捕捉 pin 腳并連線。 b. 使用 WireRoute 命令可自動(dòng)完成點(diǎn)到點(diǎn)連線。 3. Naming wires ConceptHDL 可以通過相同信號(hào)名自動(dòng)建立兩個(gè)線網(wǎng)的連接關(guān)系。使用 Wiresigname 命令可標(biāo)記一根線網(wǎng) 使用 Textchange 命令改正和重新命名信號(hào)名。 a.總線 總線的信號(hào)名格式為msb.lsb,msb 指總線的最高位。Lsb 指總線的最低位。當(dāng)為某根線網(wǎng)定義了總線格式的信號(hào)名后,該線將自動(dòng)加粗，有別于單根信號(hào)線。 Bus tap:給拆分出的總線各信號(hào)線編號(hào)，以便定義每條信號(hào)線的連接關(guān)系。 b. 邏輯低 在 conceptHDL

9、 中，信號(hào)名加后綴-*表示邏輯低信號(hào)。4. 添加屬性（Property,attribute） 指給元件和信號(hào)線添加各種屬性。下面僅介紹幾個(gè)通常給元件添加的屬性。 a. LOCATION:定義邏輯元件的物理封裝編號(hào)。如 d1,r5,l3b. JEDEC_TYPE:定義了一個(gè)邏輯元件的物理封裝。原理圖中如無此定義或 pack_type 定義，則采用元件的缺省封裝。 c. POWER_GROUP:定義元件的可替換電源。如：power_group=vddh=vcc3.3vd. PNUMBER:添入 Step2000 內(nèi)的材料代碼。如：PNUMBER=材料代碼值 DisplayAttachments :

10、 顯示屬性依附關(guān)系。 TextReattach : 屬性的重新連接。可通過此命令給屬性重新指定附屬實(shí)體。 5. 其它便捷作圖命令 Group組操作。用好 group 命令可以提高畫圖效率。 電子發(fā)燒友a(bǔ). 在原理圖中框出要定義為一個(gè)組的所有元素。 b. 使用 GroupCopy All（Copy）或 Move 命令對(duì)該組進(jìn)行操作。需要注意的是Copy All 命令可將元件，連線以及連線屬性全部復(fù)制，而 Copy 無法復(fù)制連線屬性。 如果你想跨頁拷貝，可新建一個(gè)窗口，重復(fù) a,b 兩個(gè)步驟，將要復(fù)制的組拷入新建窗口內(nèi)。 為使圖紙清晰，干凈。有時(shí)需隱藏

11、一些屬性。如：path，可使用 Goup-Create-By Expression 并輸入 path，再選擇 GroupProperty DisplayInvisible 即可。 Global Find查找命令。你可以通過某個(gè)元器件序號(hào)或某個(gè)網(wǎng)絡(luò)名在復(fù)雜的原理 圖中將之迅速定位。如下圖查找 D10. 添入$location 或location或選擇 Net 框，通過網(wǎng)絡(luò)名，即可快速定位該網(wǎng)絡(luò)。如下圖： 6. 存盤 完成原理圖的繪制后，將原理圖存盤。三 . 用 Checkplus 工具，對(duì)原理圖進(jìn)行檢查。 回到 Project Manager 窗口，選擇 ToolsCheckplus.如下圖：

12、電子發(fā)燒友選擇其中不同項(xiàng)，可對(duì)原理圖進(jìn)行相應(yīng)檢查，如上圖即可檢查單節(jié)點(diǎn)等。當(dāng)發(fā)生錯(cuò)誤時(shí)，再 回到 Concept-HDL 環(huán)境，使用 Tools-Markers 對(duì)錯(cuò)誤進(jìn)行定位并改之。 三層次化設(shè)計(jì)： 隨著電路設(shè)計(jì)逐漸趨于模塊化以及設(shè)計(jì)復(fù)雜性的提高，層次化設(shè)計(jì)越來越多地被采用。層次化設(shè)計(jì)就是采用模塊的方法，將一個(gè)設(shè)計(jì)嵌入到另一個(gè)設(shè)計(jì)中。這樣設(shè)計(jì)出的原理圖層次清晰，而且由模塊描述的電路，更容易被復(fù)制和重新利用。 它的文件目錄結(jié)構(gòu)如下： worklibtop（頂層設(shè)計(jì)）sch_1module1sym_1sch_1module2sym_1sch_1進(jìn)行層次

13、化設(shè)計(jì)需注意以下事項(xiàng)： 1.sch 和.sym 文件名必須相同。如：module1.sch 和 module1.sym 2.sch 圖中的 I/O 信號(hào)名必須和相應(yīng)的.sym 圖中的管腳名相同。 3I/O 信號(hào)必須具有如下端口符號(hào)： InportOutport Ioport 電子發(fā)燒友注意：上述三個(gè)端口符號(hào)與出入頁信號(hào) OFFPAGE 是兩種不同的符號(hào)。 4. 在層次化設(shè)計(jì)中，有三種不同的信號(hào)類型： Local：局域信號(hào)在一個(gè)模塊設(shè)計(jì)中是唯一的。不同模塊中的相同信號(hào)名并不相連。Global：全局信號(hào)用于不同模塊中的相同功能管腳（如：電源，地）之間的

14、連接。通常 表示為：信號(hào)名G。 Interface：I/O 信號(hào)，用于告訴其他模塊（或設(shè)計(jì)），這些信號(hào)通過端口符號(hào)連接在原理圖中。 5. 為區(qū)別原理圖器件符號(hào)和模塊符號(hào)，模塊符號(hào)統(tǒng)一使用下圖所示式樣： 通過一個(gè)簡(jiǎn)單實(shí)例介紹產(chǎn)生層次化設(shè)計(jì)的兩種方法：例如： top 設(shè)計(jì)中包含有一個(gè)名為 module1 的模塊module1 的原理圖設(shè)計(jì)1. TOP-DOWN 方法 A產(chǎn)生頂層原理圖 TOP.SCH.1.1:a. 在 top.sch.1.1 原理圖中使用 Block-add 添加代表模塊的符號(hào) block1, 用 Block -rename 命令將其改名為 module1用 Block-strec

15、th 改變其大小,如下圖： module1top 電子發(fā)燒友b. 用 Blockadd pin 給其添加 pin其中： Input pin：A , ENOutput pin：如下圖： Bc.完成該頁原理圖后，選擇 File-saveB.產(chǎn)生模塊 module1 的原理圖： a.FileOpen 電子發(fā)燒友module1 做為 cell點(diǎn)擊 Open,進(jìn)入 module1.sch.1.1 編輯環(huán)境,如下圖： b.繪制module1 的原理圖： 注意：module1.sch 圖中的信號(hào)名必須和相應(yīng)的 modu

16、le1 中的管腳名相同。c.選擇 Filesave 此時(shí)即通過 TOPDOWN 方法完成一個(gè)層次化設(shè)計(jì)。 當(dāng)你重新打開頂層原理圖（即 top.sch.1.1），雙擊 module1 模塊即會(huì)進(jìn)入下一層原理圖。（即:module1.sch.1.1）。 2 DOWN-TOP 方法 電子發(fā)燒友A.生成底層設(shè)計(jì),如上圖（MODULE1.SCH.1.1） B.生成模塊符號(hào)。 在 Concept-HDL 環(huán)境中選擇 Tools-Generate View,并點(diǎn)擊 Generate 即產(chǎn)生module1 的模塊符號(hào),如下： 此處選 sym_1此處選 symbol

17、C.在頂層原理圖中，調(diào)入 module1 模塊符號(hào)，如下圖：D.完成頂層原理圖后，存盤。 電子發(fā)燒友此時(shí)即用 DOWNTOP 方法完成一個(gè)層次化設(shè)計(jì),也可通過雙擊頂層模塊進(jìn)入下層設(shè)計(jì)。 四用 PackagerXL 生成網(wǎng)表文件。Packager-XL 的輸出文件示意圖如下： Pstback.dat:反標(biāo)注文件。Pxl.log:報(bào)告文件。 Pstchip.dat:原理圖中元件的物理封裝說明。 Pstxprt.dat:邏輯元件與其物理元件之間對(duì)應(yīng)關(guān)系的文件。Pstxnet.dat:網(wǎng)表文件。 Pxl.state:狀態(tài)文件。Pxl.mkr:錯(cuò)誤定位文件。 在 Concept-HDL 環(huán)境下，點(diǎn)擊 File-Export Physical?；?Project DESIGN SYNC 按鈕。并選擇 Export Physical.如下圖： Manager 環(huán)境中按AllegroPxl.mrkPxl.statePstchip.dat Pstxprt.dat Pstxnet.datPxl.log Pstback.datPackager- Xl 電子發(fā)燒友若 p