教學(xué)課件PPT寄生效應(yīng)與SOI工藝.ppt

集成電路原理與設(shè)計,集成電路制作工藝：寄生效應(yīng)和soi工藝,2,第二章 集成電路制作工藝,2.1.1 集成電路加工的基本操作 2.1.2 mos結(jié)構(gòu)和分類 2.2.1 n阱cmos工藝 2.2.2 深亞微米cmos工藝 2.3.1 cmos ic中的寄生效應(yīng) 2.3.2 soi工藝 2.3.3 cmos版圖設(shè)計規(guī)則,3,體硅cmos中的閂鎖效應(yīng),4,閂鎖效應(yīng):等效電路,q1,q2,q3,q4,vout,vout,rw,rs,5,防止閂鎖效應(yīng)的措施,減小阱區(qū)和襯底的寄生電阻 降低寄生雙極晶體管的增益 使襯底加反向偏壓 加保護(hù)環(huán) 用外延襯底 采用soicmos技術(shù),6,抑制閂鎖效應(yīng)：,1、減小寄生電阻 2、降低寄生晶體管增益 3、襯底加反向偏壓,7,4、保護(hù)環(huán),8,5、外延襯底,9,第二章 集成電路制作工藝,2.1.1 集成電路加工的基本操作 2.1.2 mos結(jié)構(gòu)和分類 2.2.1 n阱cmos工藝 2.2.2 深亞微米cmos工藝 2.3.1 cmos ic中的寄生效應(yīng) 2.3.2 soi工藝 2.3.3 cmos版圖設(shè)計規(guī)則,10,2.3.2 soi cmos基本工藝,soi結(jié)構(gòu) soi工藝 soi優(yōu)點(diǎn),11,soi cmos結(jié)構(gòu),1. 體區(qū)和襯底隔離。體電位是浮空會引起浮體效應(yīng)。需專門設(shè)計體區(qū)的引出端。 2. 襯底相對溝道區(qū)也相當(dāng)于一個mos結(jié)構(gòu)，因此也把soi mosfet 的襯底又叫做背柵, 是五端器件 。,12,soi mosfet的性能,厚膜器件 tsi2xdm。背柵對mosfet性能基本沒有影響，和體硅mos器件基本相同 薄膜器件 tsixdm。在柵電壓的作用下可以使頂層硅膜全部耗盡 可以通過減薄硅膜抑制短溝道效應(yīng),13,形成soi 硅片的基本工藝 (1),注氧隔離技術(shù)（simox） 通過高能量、大劑量注氧在硅中形成埋氧化層. o+的劑量在1.81018cm-2左右；能量200kev 埋氧化層把原始硅片分成2部分，上面的薄層硅用來做器件，下面是硅襯底,14,形成soi 硅片的基本工藝 (2),鍵合減薄技術(shù)（be） 把2個生長了氧化層的硅片鍵合在一起，兩個氧化層通過鍵合粘在一起成為埋氧化層 其中一個硅片腐蝕拋光減薄成為做器件的薄硅膜，另一個硅片作為支撐的襯底,15,形成soi 硅片的基本工藝 (3),智能剝離技術(shù)（smart cut） 解決了如何用鍵合技術(shù)形成薄膜soi材料 可以形成高質(zhì)量的薄硅膜soi材料,16,17,基于臺面隔離的soi cmos基本工藝流程,18,19,soi cmos的優(yōu)越性,每個器件都被氧化層包圍，完全與周圍的器件隔離，從根本上消除了閂鎖效應(yīng)； 減小了pn結(jié)電容和互連線寄生電容 不用做阱，簡化工藝，減小面積 極大減小了源、漏區(qū)pn結(jié)面積，從而減小了pn結(jié)泄漏電流 有利于抑制短溝效應(yīng)； 有很好的抗幅照性能； 實(shí)現(xiàn)三維立體集成。,20,soi技術(shù)實(shí)現(xiàn)三維立體集成,21,soi cmos反相器結(jié)構(gòu),22,soi 與體硅cmos性能比較,23,第二章 集成電路制作工藝,2.1.1 集成電路加工的基本操作 2.1.2 mos結(jié)構(gòu)和分類 2.2.1 n阱cmos工藝 2.2.2 深亞微米cmos工藝 2.3.1 cmos ic中的寄生效應(yīng) 2.3.2 soi工藝 2.3.3 cmos版圖設(shè)計規(guī)則,24,版圖設(shè)計規(guī)則的兩種形式,微米規(guī)則直接以微米為單位給出各種圖形尺寸的要求 靈活性大，更能針對實(shí)際工藝水平；缺點(diǎn)是通用性差 規(guī)則以為單位給出各種圖形尺寸的相對值 是工藝中能實(shí)現(xiàn)的最小尺寸，一般是用套刻間距作為值，或者取柵長的一半為 最大優(yōu)點(diǎn)是通用性強(qiáng)，適合cmos按比例縮小的發(fā)展規(guī)律,25,版圖設(shè)計規(guī)則示意圖,三種尺寸限制： 1）各層圖形的最小尺寸 2）同一層