基于原理圖的數(shù)字跑表設(shè)計

西南科技大學設(shè)計報告課程名稱： 基于FPGA的現(xiàn)代數(shù)字系統(tǒng)設(shè)計 設(shè)計名稱： 基于原理圖的數(shù)字跑表設(shè)計 姓 名： 劉自強 學 號: zs20170082 班 級： 物聯(lián)網(wǎng)1501 指導教師： 龍惠民 西南科技大學信息工程學院2一、 實驗?zāi)康?、 設(shè)計一個數(shù)字跑表，具有復(fù)位、暫停、秒表等功能二、 實驗原理1.完成一個具有數(shù)顯輸出的數(shù)字跑表計數(shù)器設(shè)計，原理圖如下圖所示。、數(shù)字跑表計數(shù)器原理圖任務(wù)分析:輸入端口： 1）復(fù)位信號CLR，當CLR=1，輸出全部置0，當CLR=0，系統(tǒng)正常工作。2）暫停信號PAUSE，當PAUSE=1，暫停計數(shù)，當PAUSE=0，正常計數(shù)。 3）系統(tǒng)時鐘CLK，CLK=50MHz輸出端口：數(shù)碼管驅(qū)動-DATA1，位寬14位，其中，DATA17：0是數(shù) 碼管顯示值，DATA114：8是數(shù)碼管控制端口屏蔽未用端口-ctr，位寬是2，將未用的兩個數(shù)碼管顯示關(guān)閉（1） 跑表的計時范圍為0.01s59min59.99s，計時精度為10ms；（2）具有異步復(fù)位清零、啟動、計時和暫停功能；（3）輸入時鐘頻率為100Hz；（4）要求數(shù)字跑表的輸出能夠直接驅(qū)動共陰極7段數(shù)碼管顯示.按照自頂向下設(shè)計，應(yīng)該分為以下模塊：分頻-將下載板上50MHz時鐘分頻為周期是0.01秒的時鐘，提供給百分計數(shù)計數(shù)1-百分計數(shù)，輸入周期是0.01秒的時鐘，計數(shù)，滿100進位，注意個位，十位的不同生成計數(shù)2-60進制計數(shù)器，輸入百分位，或者秒位的進位，計數(shù)，滿60向高位進位，注意個位，十位的不同生成數(shù)碼管顯示控制-驅(qū)動數(shù)碼管數(shù)據(jù)，顯示控制端口。三、 實驗步驟1、 數(shù)碼管顯示驅(qū)動模塊的設(shè)計（1）建立工程：file-New Project，并注意器件、EDA工具的正確選擇（2）建立新Verilog HDL模塊編輯窗口，選擇資源類型為Verilog Module，并輸入合法文件名，在文本編輯窗口輸入代碼。（3）執(zhí)行綜合得到綜合后的電路，并進行功能時序仿真。2.計數(shù)器模塊的設(shè)計設(shè)計步驟同數(shù)碼管的設(shè)計，并完成模塊的設(shè)計輸入、綜合、功能仿真。3.數(shù)碼管和計數(shù)器組合為一個系統(tǒng) 用Verilog HDL將數(shù)碼管和計數(shù)器組合為一個模塊，完成綜合、功能仿真，分析波形，修正設(shè)計。4.把電路進行綜合的編譯之后，鎖定引腳，下載到板子上進行實際仿真驗證四、 實驗結(jié)果及分析1.在Design窗口中，選擇Design UtilitiesCreate Schematic Symbol創(chuàng)建跑表模塊； 2. 時序圖激勵文件代碼timescale 1ns / 1psmodule TSET;reg CLK;reg CLR;reg PAUSE;wire 13:0 DATA1;paobiao uut (.CLK(CLK), .CLR(CLR), .PAUSE(PAUSE), .DATA1(DATA1);initial beginCLK = 0;CLR = 0;PAUSE = 0;#10 CLR=1;#10 CLR=0;forever begin #10 CLK=!CLK;endendEndmodule解釋：過了10時間后clk=1，再過10時間后clk=0；每過10個時間后，clk的值進行一次翻轉(zhuǎn)，從而生成的時鐘周期是20個時間單位3. 鎖定引腳# PlanAhead Generated physical constraints NET CLK LOC = V10;NET CLR LOC = D14;NET PAUSE LOC = C14;NET DATA10 LOC = R7;NET DATA11 LOC = V7;NET DATA12 LOC = U7;NET DATA13 LOC = V6;NET DATA14 LOC = T6;NET DATA15 LOC = P6;NET DATA16 LOC = N5;NET DATA17 LOC = P7;NET DATA113 LOC = N8;NET DATA112 LOC = M8;NET DATA111 LOC = T8;NET DATA110 LOC = R8;NET DATA19 LOC = V9;NET DATA18 LOC = T9;用開關(guān)一來實現(xiàn)對數(shù)字的清除操作用開關(guān)二來實現(xiàn)對數(shù)字的暫停操作五、 體會我初步掌握了VerilogHDL這種目前應(yīng)用最廣泛的硬件描述語言的編寫方法以及聯(lián)機下載到硬件驗證的整個流程，圓滿完成了設(shè)計任務(wù)。程序設(shè)計是這次實驗的重點，通過老師上課講的內(nèi)容自己實際做了進位程序以及分頻程序，基本掌握了它的使用。在寫完程序后，發(fā)現(xiàn)不能調(diào)用各個程序模塊，后來在同學的點撥下改成使用程序模塊來生成具體的模塊來使整個系統(tǒng)正常工作。程序設(shè)計遇到了數(shù)碼管無法顯示的瓶頸，在老師的指導下最終解決了這一問題。在此次課程設(shè)計過程中，我提升了自己的自學能力和動手能力，這也是一筆很大的收獲。代碼：timescale 1ns / 1psmodule paobiao(CLK,CLR,PAUSE,DATA1);input CLK,CLR;input PAUSE;output13:0 DATA1;reg3:0 MSH,MSL,SH,SL,MH,ML,dig;reg cn1,cn2;reg 10:0 div_count1;reg 18:0 div_count;reg timer_clk;always (posedge CLK or posedge CLR)if(CLR) div_count = 19h0;else if(div_count = 19h7a11f) div_count = 19h0;else div_count = div_count+1b1;always (posedge CLK or posedge CLR) if(CLR) timer_clk = 1b0;else if(div_count= 0) timer_clk = 1b1; else timer_clk = 1b0;always (posedge timer_clk or posedge CLR)beginif(CLR) beginMSH,MSL=8h00;cn1=0;endelse if(!PAUSE)beginif(MSL=9) beginMSL=0;if(MSH=9) begin MSH=0; cn1=1; endelse MSH=MSH+1;endelsebeginMSL=MSL+1; cn1=0;endendendalways (posedge cn1 or posedge CLR)beginif(CLR) beginSH,SL=8h00;cn2=0;endelseif(SL=9)beginSL=0;if(SH=5)begin SH=0; cn2=1; endelse SH=SH+1;endelse begin SL=SL+1; cn2=0; endendalways (posedge cn2 or posedge CLR)beginif(CLR)begin MH,ML=8h00; endelse if(ML=9)beginML=0;if(MH=5) MH=0;else MH=MH+1;endelse ML=ML+1;endfunction7:0 Xrom;input 3:0 sum; case(sum) 4b0000 : Xrom = 7b1111110 ; 4b0001 : Xrom = 7b0110000 ; 4b0010 : Xrom = 7b1101101 ; 4b0011 : Xrom = 7b1111001 ; 4b0100 : Xrom = 7b0110011 ; 4b0101 : Xrom = 7b1011011 ; 4b0110 : Xrom = 7b1011111 ; 4b0111 : Xrom = 7b1110000 ; 4b1000 : Xrom = 7b1111111 ; 4b1001 : Xrom = 7b1111011 ; 4b1010 : Xrom = 7b1110111 ; 4b1011 : Xrom = 7b0011111 ; 4b1100 : Xrom = 7b1001110 ; 4b1101 : Xrom = 7b0111101 ; 4b1110 : Xrom = 7b1001111 ; 4b1111 : Xrom = 7b1000111 ; default : Xrom = 7b1111110 ; endcaseendfunction always (posedge CLK or posedge CLR)if(CLR)begindiv_count1 = 11h0;dig = 3b000;endelse begindiv_count1 = div_count1 + 1;if(div_count1 = 0) if(dig=3b101)dig = 3b000;elsedig = dig + 1b1;else dig = dig;endreg13:0 DATA1;always (posedge CLK or posedge CLR)if(CLR) DATA1 = 14b0; else case(dig)3b000:DATA1=6b111110,Xrom(M